AR# 35169

MIG Virtex-6 DDR2/DDR3 - エラーが発生するキャリブレーション段階の確認

説明

phy_init_done がアサートしない場合、キャリブレーション エラーが発生していることを示しています。まず、どの段階でキャリブレーション エラーが発生しているかを確認することが重要です。 


MIG Virtex-6 DDR2/DDR3 FPGA デザインでは、次のキャリブレーション段階が実行されます。

このアンサーでは、書き込みレベリング、読み出しレベリング段階 1 および、書き込みキャリブレーション/読み出しレベリング段階 2 のデバッグについて説明します。

注記 : このアンサー レコードは MIG ハードウェア デバッグに関連したアンサー レコードの 1 つで、ユーザーがデバッグ ポートが有効になっている MIG サンプル デザインを実行しているものと仮定しています。ハードウェア デバッグ フローの最初から始めるのが最善です。詳細は (ザイリンクス アンサー 34588) を参照してください。

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

注記 : この手順ではデバッグ ポートのあるサンプル デザインがハードウェアで実行されているものと想定しています。

このデザインがハードウェアに読み込まれない場合は、(ザイリンクス アンサー 34588) を参照してください。

書き込みレベリング エラー (DDR3 のみ)

関連信号

  • dgb_wrlvl_start = メモリ初期化が完了し、書き込みレベリングが開始
  • dbg_wrlvl_done = 書き込みレベリングが完了
  • dbg_wrlvl_err = 書き込みレベリングでエラー 
書き込みレべリングのエラーが発生する場合は、(ザイリンクス アンサー 35177) を参照してください。

読み出しレべリング段階 1 および 2
 

注記 : キャリブレーション アルゴリズムは読み出しレベリング段階 1 でエラーが発生しないように作成されています。

読み出しレベリング中のエラーは常に読み出しレベリング段階 2 で発生します。 

読み出しレベリング段階 2 でエラーが検出される場合、読み出しレベリング段階 1 でデバッグを開始し、段階 2 に進むことが重要です。 

段階 1 がトリガーされない理由については、(ザイリンクス アンサー 35074) を参照してください。

関連信号

  dbg_rdlvl_done[1:0]

  • 2'b00 = 段階 1 と段階 2 が一致しませんでした。
  • 2'b01 = 段階 1 は完了。段階 2 が完了していません。
  • 2'b11 = 読み出しレベリングが完了しました。

dbg_rdlvl_err = 読み出しレベリング段階 2 でエラーが発生したことを示します (ステージ 1 のエラーについての前述を参考)。

読み出しレベリング段階 1 のデバッグに関する詳細は、(ザイリンクス アンサー 35183) を参照してください。

読み出しレベリング段階 2 のデバッグに関する詳細は、{(ザイリンクス アンサー 35193) を参照してください。

デバッグ ポートの使用に関する一般的な情報は、(ザイリンクス アンサー 35206) を参照してください。

アンサー レコード リファレンス

関連アンサー レコード

AR# 35169
日付 09/03/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP