UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 35177

MIG Virtex-6 DDR3 - 書き込みレベリング エラーのデバッグ

説明


このアンサーでは、Virtex-6 MIG DDR3 のキャリブレーション プロセスの書き込みレベリングのエラーをデバッグする方法を説明します。書き込みレベリングは DD3 デザインに対してのみ実行されます。書き込みレベリングの詳細は、(ザイリンクス アンサー 35094) を参照してください。

メモ : このアンサー レコードは MIG ハードウェア デバッグに関連したアンサー レコードの 1 つで、ユーザーがデバッグ ポートが有効になっている MIG サンプル デザインを実行しているものと仮定しています。このデバッグ フローは最初から始めるのが最善です。詳細は (ザイリンクス アンサー 34588) を参照してください。

メモ : このアンサーは、ザイリンクス ソリューション センターの一部です。ザイリンクス MIG ソリューション センターには、MIG に関連するすべての質問が集められています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

書き込みレベリング エラー (DDR3 のみ)
該当する信号 :
  • dgb_wrlvl_start = メモリ初期化が完了し、書き込みレベリングが開始
  • dbg_wrlvl_done = 書き込みレベリングが完了
  • dbg_wrlvl_err = 書き込みレベリングでエラー
  • dbg_wl_dqs_inverted = 書き込みレベリングの結果、DQS 出力が反転したかどうかを示す 1 ビット値:
    • 1 : 反転している
    • 0 : 反転していない
  • dbg_wl_odelay_dq_tap_cnt = 各 DQS グループにあるすべての DQ および DM ビットの IODELAY 出力タップのカウント
  • dbg_wl_odelay_dqs_tap_cnt = 各 DQS のIODELAY 出力タップのカウント
  • dbg_wl_edge_detect_valid = DQ でのエッジ (遷移) が検出されたときにアサート (phy_wrlvl.v/.vhd モジュールにある)
  • dbg_wl_state = 書き込みレベリング ステート マシンの現在のステート (phy_wrlvl.v/.vhd モジュールにある)
関連パラメータ :
  • WRLVL は書き込みレベリングを制御する最上位 RTL パラメータです。これはすべての DDR デザインで「ON」に設定する必要があります。MIG デザインは DQS-CK タイミングをキャリブレートするため DDR3 デザインに対し書き込みレベリングを常に実行します。
  • RTT_WR および RTT_NOM は ODT を制御する最上位の RTL パラメータです。これらは、書き込みレベリングが完了できるように正しく設定しておく必要があります。MIG は MIG ツールで選択されたオプションに基づいた正しい値を出力します。
関連ファイル :
  • rtl/phy/phy_wrlvl.v/lvhd は書き込みレベリング ロジックを含む RTL モジュールです。


どのような問題が起きますか。
DQ でエッジが検出されないと、書き込みレベリング エラーが発生します (dbg_wl_edge_detect_valid のアサートおよび dbg_wl_odelay_dqs_tap_cnt のサチュレーションがない)。DQS がトグルしていない場合、この問題が発生する可能性があります。書き込みレベリング中に DQS がトグルしていることをボード上で確認することが重要です。書き込みレベリング中に FPGA により DQS は送信され、SDRAM のフリップフロップのクロック出力になります。このため DQS がトグルしていないと、DQ は変更しません。書き込みレベリングを完了するために DQ のエッジを検出する必要があります。なぜエッジが検出されないのか、DQS がトグルしていないのかを突き止めるには次の点を分析する必要があります。
  • リファレンス クロック周波数が間違っています。このため、タップ解像度が不正となり、書き込みレベリング アルゴリズムが正しくキャリブレートを実行しなくなります。
  • 高い周波数でデザインが合成されていますが、これより遅い周波数でデザインが実行されます。合成された周波数でボード上でも実行されていることを確認します。
  • ピン配置が変更になっているため IDELAYCTRLS が正しくインスタンシエートされていません。IDELAYCTRL は IODELAY が使用されているバンクに必要なプリミティブです。DQ、DQS、キャプチャ クロック I/O ロジック、再同期化クロック I/O ロジックを含むバンクには、IDELAYCTRL が必要です。FPGA Editor を使用して IDELAYCTRL がこれらのピンを含む MIG バンクすべてにロックされていることを確認することができます。ピン配置が変更になっている場合、(ザイリンクス アンサー 34308) のピン配置およびバンク要件のセクションを参照してください。
  • 書き込みレベリングが完了するにはすべてのバイトが動作している必要があります。データを返さないバイトがあるとアルゴリズムが停止します。
  • ボードでフライバイ配線を正しくインプリメントする必要があります。詳細は、(ザイリンクス アンサー 34557) を参照してください。
  • MMCM が 1GHz 以上で実行されていません。このためジッタが増加し書き込みレベリング中に問題が発生する可能性があります。MIG デザインには 1GHz 以上の内部 MMCM VCO 周波数が必要です。MIG により MMCM パラメータは正しく設定されますが、入力クロック周波数が変更されていると VCO 周波数が 1GHz 未満になる可能性があります。VCO 周波数が 1GHz 以上であることを確認してください。MIG デザインでは、出力 infrastructure.v/.vhd モジュールにある MMCM インスタンシエーションですべての MMCM パラメータが設定されます。
追加情報
(ザイリンクス アンサー 39767) ML605 ボード用 MIG リファレンス デザインがリコンフィギュレーション中にキャリブレーション エラーになる


改訂履歴 :
2012/05/14 - アンサー 39767 を追加

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35094 MIG Virtex-6 および 7 シリーズ DDR3 - 書き込みレベリング N/A N/A

関連アンサー レコード

AR# 35177
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
このページをブックマークに追加