AR# 35177

説明

ソリューション

• dgb_wrlvl_start = メモリ初期化が完了し、書き込みレベリングが開始
• dbg_wrlvl_done = 書き込みレベリングが完了
• dbg_wrlvl_err = 書き込みレベリングでエラー
• dbg_wl_dqs_inverted = 書き込みレベリングの結果、DQS 出力が反転したかどうかを示す 1 ビット値:
  • 1 : 反転している
  • 0 : 反転していない
• dbg_wl_odelay_dq_tap_cnt = 各 DQS グループにあるすべての DQ および DM ビットの IODELAY 出力タップのカウント
• dbg_wl_odelay_dqs_tap_cnt = 各 DQS のIODELAY 出力タップのカウント
• dbg_wl_edge_detect_valid = DQ でのエッジ (遷移) が検出されたときにアサート (phy_wrlvl.v/.vhd モジュールにある)
• dbg_wl_state = 書き込みレベリング ステート マシンの現在のステート (phy_wrlvl.v/.vhd モジュールにある)

• WRLVL は書き込みレベリングを制御する最上位 RTL パラメータです。これはすべての DDR デザインで「ON」に設定する必要があります。MIG デザインは DQS-CK タイミングをキャリブレートするため DDR3 デザインに対し書き込みレベリングを常に実行します。
• RTT_WR および RTT_NOM は ODT を制御する最上位の RTL パラメータです。これらは、書き込みレベリングが完了できるように正しく設定しておく必要があります。MIG は MIG ツールで選択されたオプションに基づいた正しい値を出力します。

• rtl/phy/phy_wrlvl.v/lvhd は書き込みレベリング ロジックを含む RTL モジュールです。

• リファレンス クロック周波数が間違っています。このため、タップ解像度が不正となり、書き込みレベリング アルゴリズムが正しくキャリブレートを実行しなくなります。
• 高い周波数でデザインが合成されていますが、これより遅い周波数でデザインが実行されます。合成された周波数でボード上でも実行されていることを確認します。
• ピン配置が変更になっているため IDELAYCTRLS が正しくインスタンシエートされていません。IDELAYCTRL は IODELAY が使用されているバンクに必要なプリミティブです。DQ、DQS、キャプチャ クロック I/O ロジック、再同期化クロック I/O ロジックを含むバンクには、IDELAYCTRL が必要です。FPGA Editor を使用して IDELAYCTRL がこれらのピンを含む MIG バンクすべてにロックされていることを確認することができます。ピン配置が変更になっている場合、(ザイリンクス アンサー 34308) のピン配置およびバンク要件のセクションを参照してください。
• 書き込みレベリングが完了するにはすべてのバイトが動作している必要があります。データを返さないバイトがあるとアルゴリズムが停止します。
• ボードでフライバイ配線を正しくインプリメントする必要があります。詳細は、(ザイリンクス アンサー 34557) を参照してください。
• MMCM が 1GHz 以上で実行されていません。このためジッタが増加し書き込みレベリング中に問題が発生する可能性があります。MIG デザインには 1GHz 以上の内部 MMCM VCO 周波数が必要です。MIG により MMCM パラメータは正しく設定されますが、入力クロック周波数が変更されていると VCO 周波数が 1GHz 未満になる可能性があります。VCO 周波数が 1GHz 以上であることを確認してください。MIG デザインでは、出力 infrastructure.v/.vhd モジュールにある MMCM インスタンシエーションですべての MMCM パラメータが設定されます。
  • 一般的な MIG クロッキング要件については、(ザイリンクス アンサー 35242) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード