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AR# 35206

MIG Virtex-6 DDR2/DDR3 - デバッグ ポートの使用

説明

MIG Virtex-6 DDR2/DDR3 デザインにはデバッグ ポートを使用してコアを生成するオプションがあります。このデバッグ ポートを有効にすると、Chipscope で一般デバッグ信号のハードウェア操作中にそのビヘイビアを表示することができます。デバッグ ポートを有効にするには、メモリ コントローラのデバッグ信号のオプションをオンにします。このオプションは、MIG ツールの [FPGA Options] 画面にあります。このオプションをオンにしてデザインを生成すると、出力 example_design/par ディレクトリにある ise_flow.bat スクリプトを使用しサンプル デザインでビットストリームが生成されます。どのハードウェア デバッグにおいても、デバッグ ポートを使用してサンプル デザインを実行するのが第一ステップです。これは、さまざまなシグナル インテグリティの問題を検出するためのテスト用にコンフィギュレーション可能なデザインです。

このアンサー レコードでは、キャリブレーション エラーやビット エラーなどの具体的な問題を修正するためにデバッグ ポートを使用する方法について説明しています。

メモ : このアンサー レコードは、ザイリンクス MIG ソリューション センタにある (ザイリンクス アンサー 34243) の抜粋です。ザイリンクス MIG ソリューション センタでは、MIG に関する質問に対する回答をすべて閲覧できます。MIG でデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタから情報を入手してください。

ソリューション

手順 :
  1. デザインをインプリメントしてビットストリームが使用可能になったら、ChipScope Analyzer を開き、デバイスをコンフィギュレーションします。
  2. ChipScope プロジェクト (example_design\par\example_top.cdc) を開きます。
  3. デバッグ ポートを使用したサンプル デザインがシステムで実行されています。ビヘイビアを表示し、異なる問題のテストをするには異なる信号をトリガすることができます。
一般的なデバッグ ポートの使用 :
  • 位相検出器を無効にする
  • 書き込みおよび読み出しのタイミング キャリブレーションの結果を表示する
  • IODELAY タップ値に対応し書き込みおよび読み出しのタイミングをダイナミックに変更する
関連信号/パラメータ

デバッグ ポートの信号のリストは、UG406 の「DDR2/DDR3 SDRAM Memory Interface Solution」 -> 「 Debugging Virtex-6 DDR2/DDR3 SDRAM Designs」 -> 「Phy Layer Debug Signals」を参照してください。

デバッグ ポートは最上位 RTL パラメータ DEBUG_PORT で有効になります。これを ON に設定すると RTL でポートが有効になります。さらに、ChipScope Analyzer で実行する必要なコアを生成するには ise_flow.bat スクリプト ファイルでは CORE Generator コマンド ライン が必要です。

デバッグ ポートを使用した書き込みレベリングのデバッグ :

デバッグ ポートを使用した読み出しレベリング ステージ 1 のデバッグ (データ有効ウィンドウの計算の手順を含む) :

デバッグ ポートを使用した読み出しレベリング ステージ 2 のデバッグ :

デバッグ ポートを使用した書き込みと読み出しの隔離 :

アンサー レコード リファレンス

関連アンサー レコード

AR# 35206
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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