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AR# 35248

MIG v3.4 Virtex-5 FPGA - Synplify フローを使用した VHDL デザイン例の出力が、ハードウェアで正しく機能しない

説明

MIG v3.4 で出力された Virtex-5 FPGA VHDL のデザイン例は、Synplicity を使用して合成すると、ハードウェアで機能しません。これは、Synplicity ツールが、デザイン例のアドレスとコマンドを格納する BRAM を正しく初期化しないことに起因する問題です。BRAM が初期化されないため、テストベンチによって駆動されるデータがありません。これは、VHDL/Synplicity フローで出力された Virtex-5 FPGA MIG のデザイン例すべてに影響を与えます。

ソリューション

この問題の回避策は次のとおりです。
  • Verilog でデザイン例を生成し、これを Synplicity フローで実行してください。
  • または、XST フローに対応する VHDL デザインを生成し、XST を使用して再実行してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34587 MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34587 MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 35248
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
IP
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