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AR# 35252

MIG v3.0-3.4 Virtex-6 DDR3 - 480-533 MHz 間で実行されるインターフェイスで REFCLK 周波数 (IODELAYCTRL リファレンス クロック) を 300 MHz に設定する必要がある

説明

Virtex-6 FPGA DDR3 の MIG デザインでは REFCLK 周波数が常に 200 MHz に設定されますが、

DDR3 インターフェイスは 480 ~ 533 MHz で実行されるので、REFCLK は 300 MHz で実行する必要があります。

ISE ツール 12.2 でリリースされる MIG v3.5 からは、REFCLK 周波数が正しく 300 MHz に設定されるようになる予定です。

当面の間は、この周波数範囲を手動で変更してください。

このアンサーは、その必要な変更について説明しています。

このクロックは、ユーザー ガイド 406 では IODELAY リファレンス クロックとして記述されています。

ソリューション

手順 1 MIG の最上位レベルの RTL には、次のように定義された REFCLK_PERIOD パラメータが含まれます。


parameter REFCLK_FREQ = 200,
// # = 200 when design frequency <= 533 MHz,
// = 300 when design frequency > 533 MHz.

このパラメータは、480 ~ 533 MHz 間で実行される DDR3 デザインの場合は次のように 300 に変更する必要があります。

parameter REFCLK_FREQ = 300,
// # = 200 when design frequency < 480 MHz,
// = 300 when design frequency >= 480 MHz

手順 2

既存ボードを使用したデザインの場合、MMCM をデザインに追加して 200 MHz クロックを 300 MHz に乗算し、MIG REFCLK クロックを駆動する必要があります。

CLKFBOUT_MULT_F 値の 2、3、4 がこの MMCM で使用されていないことを確認してください。 

詳細は、(ザイリンクス アンサー 33849) を参照してください。

既存ボードのないデザインの場合は、単に MIG REFCLK 入力に 300 MHz クロックを選択します。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34587 MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34587 MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 35252
日付 08/18/2014
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Less
IP
  • MIG
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