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AR# 35291

MIG v3.4 - Virtex-4 - RLDRAMII - VHDL デザインのシミュレーション中に反復制限エラーが発生する

説明

VHDL Virtex-4 FPGA RLDRAM II デザインのシミュレーション中に次のエラー メッセージが表示されます。

   ** Error: (vsim-3601) Iteration limit reached at time 275026350 ps.
   # Executing ONERROR command at macro ./sim.do line 137


ソリューション


これは Virtex-4 FPGA VHDL RLDRAMII デザインの既知の問題が原因で表示されます。この問題は Verilog デザインでは起きません。

 

この問題は、ISE Design Suite 12.2 でリリースされる次の MIG v3.5 バージョンで修正されます。

それ以前のバージョンを使用する場合は、sim_tb_top.vhd の constant 遅延パラメーターを 0.00 ns から 0.01 ns に変更して問題を回避してください。
 
既存コード :
    

   constant      TPROP_PCB_CTRL     : time := 0.00 ns; --CTRL delay value
   constant      TPROP_PCB_QK       : time := 0.00 ns; --QK delay value
   constant      TPROP_PCB_DATA     : time := 0.00 ns; --DATA delay value
   constant      TPROP_PCB_DATA_RD  : time := 0.00 ns; --READ DATA delay value



パラメーターを次のように変更 :
    

   constant      TPROP_PCB_CTRL     : time := 0.01 ns; --CTRL delay value
   constant      TPROP_PCB_QK       : time := 0.01 ns; --QK delay value
   constant      TPROP_PCB_DATA     : time := 0.01 ns; --DATA delay value
   constant      TPROP_PCB_DATA_RD  : time := 0.01 ns; --READ DATA delay value

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34587 MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34587 MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 35291
日付 08/12/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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