AR# 35322

Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題

説明

このリリース ノートおよび既知の問題のアンサーは、ISE Design Suite 12.1 でリリースされた Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express コアに関するもので、次の内容が含まれます。
  • 一般情報 
  • 新機能 
  • 修正点
  • 既知の問題
インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、IP リリース ノート ガイドを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション


一般情報

VHDL ユーザーは (ザイリンクス アンサー 34279) から v1.5 rev 1 パッチを入手する必要があります。

この問題は (ザイリンクス アンサー 35681) に記述されており、v1.5 以降のラッパーの バージョンで修正されています。

新機能

  • ISE 12.1 ツールをサポート
  • すべての HXT デバイスをサポート (6VHX380T-FF1154、6VHX380T-FF1923、6VHX255T-FF1923 )
  • Virtex-6 HXT での 8 レーン Gen2 エンドポイントをサポート
  • Synplify をサポート
  • バス マスタリング アプリケーションにバッファ最適化のオプションを追加
  • ライセンス チェックを削除
修正された問題

CR 550704 : ライセンス チェックの削除
12.1 より、Virtex-6 FPGA Integrated Block for PCI Express のライセンスがチェックされなり、ライセンスが不要になりました。

CR 522983 : 100MHz リファレンス クロックでの Gen2 のサポート
Gen 2 操作が 100MHz リファレンス クロックでサポートされるようになりました。

CR 510476 : ルート ポート コンフィギュレーションの VHDL サンプル デザイン/テストベンチのサポート
エンドポイントおよびルート ポートのコンフィギュレーションで VHDL サンプル デザイン/テストベンチがサポートされるようになりました。

CR 531976 : ISE 12.1 での Synplify フローのサポート
Synplify フローが ISE 12.1 でサポートされるようになりました。

CR 535127 : バス マスタリング アプリケーションにバッファ最適化オプションを追加
CORE Generator にバス マスタリング アプリケーションのバッファ最適化オプションが追加されました。

CR 538257 : 6VHX380T-FF1154、6VHX380T-FF1923、および 6VHX255T-FF1923 のサポート追加
すべての HXT デバイスがサポートされるようになりました。

CR 531975 : Virtex-6 HXT デバイスで 8 レーン Gen2 をサポート
Virtex-6 HXT デバイスで 8 レーン Gen2 がサポートされるようになりました。

CR 538644 : Virtex-6 LX130T デバイス (-2 スピード グレード) で 8 レーン Gen2 をサポート
12.1 より Virtex-6 LX130T デバイス (-2 スピード グレード) で 8 レーン Gen2 をサポートされるようになりました。

CR 535128 : ルート ポートのハードウェアで Gen1 から Gen2 へのスピード自動変更
ルート ポートのハードウェアで可能であれば Gen1 から Gen2 へスピードが自動変更されるようになりました。

CR 548630、552700、550490、545280 : GTX 製品の設定にアップデート
GTX 設定が製品 GTX 設定にアップデートされました。

CR 551143 : ISE から CORE Generator を起動するにあたっての問題修正
ISE から CORE Generator を起動できなかった問題が修正されました。

CR 546697 : LL 再生タイマのデフォルト設定が GUI で変更
LL 再生タイマのデフォルト設定が GUI で変更になり、以前の値では内部処理遅延を考慮できず、リンク トラフィックがあるのにリンク エラーがない場合に修正可能なエラー (再生) が発生します。

CR 538239 : TX ASPM L0 を無効にする GUI オプションの追加
TX ASPM L0 を無効にする GUI オプションが新しく追加されました。このオプションは、ザイリンクス Virtex-6 FPGA と任意のザイリンクス コンポーネントをインターコネクトするリンクに使用してください。

CR 539285 : ルート ポート コンフィギュレーションのディエンファシス値エラーの回避策を追加
ルート ポート コンフィギュレーションのディエンファシス値エラーの回避策が追加されました。PLDOWNSTREAMDEEMPHSOURCE 属性を 1b に設定します。詳細は、ユーザー ガイドの既知の制限のセクションを参照してください。

CR 539545 : エンドポイント コアのルート ポート モデルからメモリおよび I/O トランザクションがユーザー側に渡される
エンドポイント コアのルート ポート モデルからメモリおよび I/O トランザクションがユーザー側に渡されるようにアップデートされました。

CR 552777 : ML605 プログラム用 PROM ファイル生成
ML605 プログラム用 PROM ファイルをインプリメンテーション スクリプトで生成できるようになりました。

CR 548864 : アップグレード機能の追加
以前カスタマイズしたプロジェクトのコアを最新版にアップグレードして生成する機能が追加されました (前のバージョンのコアの XCO から)。

CR 553769 : 許容 L0 終了レイテンシのデフォルト値の変更
エンドポイント コアの許容 L0 終了レイテンシのデフォルト値が 64ns (最大値) にアップデートされました。

CR 531980 : CORE Generator の GUI から GT デバッグ ポート オプション削除
GT デバッグ ポート (DRP) オプションが CORE Generator の GUI から削除されました。

CR 555118 : VHDL アップデート
最新版ラッパの変更に合わせ VHDL ソース コードがアップデートされ、読み出し FIFO のアドレスが不正になってしまう既存コードでの問題も修正されています。

CR 539219 : ユーザー クロックが 250MHz のコンフィギュレーションに制約を追加
ユーザー クロックが 250MHz のコンフィギュレーションの UCF および XCF に制約を追加しました。

CR 537545 : PLL リセット入力の変更
リンク ダウンでリセットされないように PLL リセット入力が変更されました。これで trn_clk に割り込みが発生しなくなります。

既知の問題

VHDL ユーザーは (ザイリンクス アンサー 34279) から v1.5 rev 1 パッチを入手する必要があります。

(ザイリンクス アンサー 33834) - Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - VHDL フローを使用している場合にコンポーネント名 「core」 を使用するとインプリメンテーションでエラーが発生する
(ザイリンクス アンサー 34009) - Virtex-6 FPGA ML605 ボード - PCI Express でリンクが確立されない (PCI Express のインプリメンテーションに v1.3 Integrated Block Wrapper for PCI Express を使用する必要がある)
(ザイリンクス アンサー 34115) -Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express -  「WARNING:Xst:2016 - Found a loop when searching source」という警告メッセージが表示される
(ザイリンクス アンサー 36019) - Virtex-6 FPGA Integrated Block for PCI Express - CORE Generator でサポートされていない XC6VLX550T-2 の x8 Gen 2 デザインを生成できてしまう
(ザイリンクス アンサー 36048) - Virtex-6 FPGA Integrated Block for PCI Express - XC6VLX365T-3 を使用すると x8 Gen 2 デザインが作成できない
(ザイリンクス アンサー 36677)Virtex-6 FPGA Integrated Block Wrapper v1.3 rev 2 および v1.5 for PCI Express - MGT 設定のアップデート
(ザイリンクス アンサー 35225) - Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - x8 Gen 2 128 ビット VHDL ラッパで受信した TLP アドレスが破損する
(ザイリンクス アンサー 37207) - Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - Integrated Block Transmit Buffer がフルの場合 x8 Gen 2 128 ビット ラッパが trn_tdst_rdy_n をディアサートサーとしない
(ザイリンクス アンサー 37784) - Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - x8 Gen 2 タイミング クロージャ

改訂履歴
2010/8/31 - アンサー 37784 を追加
2010/8/9 - アンサー 35681 を追加
2010/8/4 - アンサー 37207 を追加
2010/7/4 - アンサー 35225 および v1.5.1 パッチ情報を追加
2010/7/8 - アンサー 36677 を追加
2010/6/4 - アンサー 36019、36048 を追加
2010/4/23 - 初版

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

AR# 35322
日付 02/23/2015
ステータス アクティブ
種類 リリース ノート
デバイス
ツール
IP