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AR# 35422

Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ISE Design Suite 12.1 用の v1.3 Rev 1 パッチ

説明


v1.3 rev 2 パッチが入手可能になりました。ES シリコン アプリケーションの場合は v1.3 rev 2 を使用してください。 詳細は、(ザイリンクス アンサー 36552) を参照してください。

v1.3 rev 1 パッチに関する情報はバージョン制御のためここに記述はされていますが、ユーザーは必ず v1.3 rev 2 を使用するようにしてください。

これは Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express のパッチです。これは v1.3 rev 1 パッチであり、ISE Design Suite 12.1 用です。次の 3 つの問題が修正されています。

CR 543565 : MMCM VCO を 500MHz から 1000MHz に変更
MMCM の新しい要件に準拠するため、MMCM VC0 設定を 500MHz から 1000MHz に変更しました

CR 551390 : HDL コンパイラの警告メッセージを修正
コアの生成中に HDL コンパイラの警告メッセージが表示されていた問題を修正しました。

CR 558536 : エンドポイント設定のレーン リバース設定をディスエーブル
CES エラッタに基づき、エンドポイント コンフィギュレーションの [Disable Lane Reversal] 属性が FALSE に設定されました。

その他の v1.3 の既知の問題は、(ザイリンクス アンサー 33276) を参照してください。

ソリューション

パッチのダウンロードについては、(ザイリンクス アンサー 34279) を参照してください、このアンサーには、Virtex-6 FPGAIntegrated Block Wrapper のすべてのアップデートがリストされています。

改訂履歴
2010 年 9 月 15 日 - アンサー レコード 36552 へのリンクを修正
2010 年 7 月 1 日 - v1.3 rev 2 の入手に関して情報をアップデート
2010 年 5 月 3 日 - 初期リリース

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33276 Virtex-6 FPGA Integrated Block Wrapper v1.3、v1.3 rev 2 for PCI Express - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36552 Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - ISE Design Suite 12.1 用の v1.3 Rev 2 パッチ N/A N/A
AR# 35422
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP
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