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AR# 35426

Virtex-6 FPGA Integrated Block for PCI Express - ISE Design Suite 11.5 以降を使用するとき v1.3、v1.3 rev 1、v1.4、および v1.4 rev 2 ラッパでスタートアップのトレインがリンクされない可能性がある

説明

ES シリコンをターゲットにする v1.3 または v1.3 rev 1 コアを使用してインプリメントする場合、または製品版シリコンをターゲットにする v1.4、v1.4 rev 2 コアを使用してインプリメントする場合、プラットフォームによってはリンク トレーニングおよびデバイス認識に関して問題が発生することがあります。

コールド スタートの場合、エンドポイントはシステムで認識されず、リンク トレーニングも実行されません。 

続いてウォーム リセットを実行すると (Windows の再起動)、エンドポイントのリンク トレーニングは実行され、認識されるようになります。

ソリューション

ISE Design Suite 11.5 では、(ザイリンクス アンサー 33849) に示すように、MMCM キャリブレーション回路が自動的に挿入されます。

この回路は、ES シリコンで v1.3 または v1.3 rev 1 ラッパ、製品版シリコンで v1.4, v1.4 rev 2 ラッパを使用する場合は問題になります。

この問題は、製品版シリコン用 v1.5 ラッパを含む ISE Design Suite 12.1 リリースで修正されています。

v1.3 rev 1 コアの回避策については、(ザイリンクス アンサー 36008) を参照してください。

改訂履歴
2010 年 6 月 8 日 - v1.3 修正へのリンクをアップデート
2010 年 05 月 03 日 - 初期リリース

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33276 Virtex-6 FPGA Integrated Block Wrapper v1.3、v1.3 rev 2 for PCI Express - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 35426
日付 02/20/2015
ステータス アクティブ
種類 既知の問題
デバイス
IP
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