AR# 35570

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Serial RapidIO v5.5 - Virtex-6 FPGA コアで Port_initialized がアサートされない

説明

Virtex-6 FPGA 用の 1.25G および 2.5G ライン レートを使用するデザインで、port_initialized 信号が High になりません。

ソリューション

これは GT の TXRESETDONE 信号がアサートしなくなるというのが問題です。 これは、(ザイリンクス アンサー 35681) に記載されている問題が原因です。ザイリンクス シリアル RapidIO ソリューションに必要な回避策は、使用するライン レートによって異なります。

2.5G の場合 :

低めの VCO レートを使用するよう GT 設定を変更します。特に、v5.4 以前のバージョンのコアで使用、テストされた値に戻す必要があります。

正しい設定 (v5.4)エラーの発生する設定 (v5.5)
TXPLL_CP_CFG390D
TXPLL_DIVSEL_OUT12
TXPLL_DIVSEL_FB24
RXPLL_DIVSEL_REF11
RXPLL_DIVSEL45_FB55
RXPLL_DIVSEL_FB24
RXPLL_DIVSEL_OUT12
VCO (GHz)1.25 2.5
RXPLL_CP_CFG390D

1.25G :

VCO は 1.25G では低くできないので、(ザイリンクス アンサー 35681) に示すように、ユーザーが GTXTEST パルスを倍にしてインプリメントする必要があります。

この問題は、ISE 13.1 のリリースにあわせコアの次のリリース (v5.6) で修正される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40519 Serial RapidIO v5.6 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 35570
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
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