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AR# 36211

MIG v3.5 - ISE Design Suite 12.2 でのリリース ノートおよび既知の問題

説明

このアンサーでは、ISE Design Suite 12.2 でリリースされた Memory Interface Generator (MIG) v3.5 のリリース ノートと既知の問題を示します。次の内容が記載されています。
  • 一般情報
  • ソフトウェア要件
  • 新機能
  • 修正された問題
  • 既知の問題
インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

一般情報

MIG v3.5 は ISE Design Suite 12.2 で使用できます。

Spartan-3 ジェネレーション、Virtex-4、および Virtex-5 FPGA でサポートされているメモリ インターフェイスおよび周波数の一覧は MIG のユーザー ガイドを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/ug086.pdf

Spartan-6 FPGA MCB でサポートされているメモリ インターフェイスおよび周波数の一覧は『Spartan-6 FPGA Memory Controller User Guide』を参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug388.pdf

Virtex-6 FPGA でサポートされているメモリ インターフェイスおよび周波数の一覧は『Virtex-6 FPGA Memory Interface Solutions User Guide』およびデータシートを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf
http://japan.xilinx.com/support/documentation/ip_documentation/ds186.pdf

ソフトウェア要件
  • ザイリンクス ISE Design Suite 12.2
  • Synplify Pro C-2009.12 をサポート
  • 32 ビット Windows XP
  • 32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット/32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット XP Professional
  • 32 ビット Vista Business
  • 64 ビット SUSE 10
  • 64 ビット/32 ビット Linux Red Hat Enterprise 5.0 をサポート
  • 64 ビット Windows Vista をサポート
  • 32 ビット SUSE 10 をサポート
新機能
  • ISE Design Suite 12.2 ソフトウェアをサポート
  • Virtex-6 DDR3 SDRAM および QDRII+ SRAM デザインで複数コントローラでのバンク共有をサポート
  • Virtex-5 および Virtex-6 FPGA ファミリでピン選択時の UCF の読み込みおよびピン配置の保存機能をサポート
  • Virtex-6 のマルチコントローラ デザインでデフォルト バンクをさらに効率よく提供
  • すべての FPGA ファミリに対し GUI で廃盤になっているメモリ パーツ場合にそのステータスを表示
  • Spartan-6 デザインでデザイン アップデート機能をサポート
  • ミリタリ グレードの Virtex-6Q、Spartan-6Q、Spartan-6Q 低電力 FPGA ファミリをサポート
  • Spartan-6 DDR3 SDRAM および DDR2 SDRAM デザインの拡張モードをサポート
  • 1 つのパッケージのすべてのデバイスでデフォルトの RZQ および ZIO ピンの互換性が保てるよう修正し、Spartan-6 デザインの GUI で RZQ および ZIO ピンが選択可能
  • コンフィギュレーション バンク (24 と 34) がほとんどのコンフィギュレーションで使用されないよう、Virtex-6 シングル コントローラ デザインのデフォルト バンク選択を修正
修正された問題
  • MIG ユーザー ガイド
    • UG086 : Virtex-5 DDR2 および DDR デザインにリフレッシュ レートの変更についてのセクションを追加
      • CR 560488
    • UG406 : Virtex-6 RLDRAM II デザインで固定レイテンシ モードがオフになっている場合のレイテンシ計算方法についての情報を追加
      • CR 552795
    • UG406 : メモリ インターフェイスのハーフ クロック周期を設定するコア パラメータの変更方法についてのセクションを追加
      • CR 550717
    • UG406 : Virtex-6 DDR2 SDRAM デザインの PHASE_DETECT パラメータに関する情報を追加
      • CR 539657
    • UG406 : Virtex-6 デザインの UCF 検証に関する説明およびルールを追加
      • CR 555404
  • MIG ツール
    • (ザイリンクス アンサー 35247) MIG v3.4 Virtex-6 DDR2/DDR3 - 固定ピン配置ツールで VREF サイトを選択できない
    • すべてのメモリ ファミリに対し有効なデフォルト メモリ パーツを提供
      • CR 554750
    • ピン選択機能でサンプル デザイン特定のピンを選択する要件を削除
      • CR 546874
    • Linux プラットフォームの .sh 拡張子と NT プラットフォームの .bat 拡張子でそれぞれにバッチ ファイルを生成
      • CR 541860
    • MIG でのザイリンクス リファレンス ボード デザインの生成を削除し、デザイン ファイルへのリンクに置き換え
      • CR 540501
    • ピン選択機能でのピン検証に関する問題を修正し、[Validate] ボタンを押したときエラーをアップデート
      • CR 554427
    • メモリ パーツの選択に別の [Create Custom Part] ボタンを提供
      • CR 554249
    • 周波数に関係なくすべてのデータ幅を表示し、データ幅が選択されている周波数とメモリ パーツでサポートされていない場合は警告マークを表示
      • CR 549006
    • ピン割り当てアルゴリズムを改善し、DDR3 Virtex-6 デザインの 1 つのバンクにデータおよびアドレス グループの信号をフィットさせることが可能
      • CR 538492
    • datasheet.txt に各バンクに使用されているピン情報を追加
      • CR 538474
    • MIG 3.4 のバンク選択ページで、すべてのデータ信号がバンク 33 と 32 にフィットしなかった問題を解決
      • CR 562097
    • MCB デザインに [pin compatible FPGAs] オプションがなかった問題を解決
      • CR 542584
    • Virtex-6 DDR3 SDRAM および QDRII+ SRAM デザインで複数のコントローラのバンク共有をサポート
      • CR 528879
    • Linux および NT プラットフォームの両方のプロジェクトを再カスタマイズできるよう、mig.prj および xmdf.tcl に対し、MIG で作成される出力ファイルのパスは絶対パスでなく相対パスに変更
      • CR 554200
  • Virtex-6
    • (ザイリンクス アンサー 35742) MIG v3.0 ~ 3.4 Virtex-6 DDR2 SDRAM - DDR2_RAS_N のタイミングが不正
    • マルチコントローラ デザイン シミュレーションでの問題を解決
      • CR 554750
    • 8Gb/4Gb パーツが作成できるよう DDR3 SDRAM デザインの [Create Custom Part] で [Row Address] に値 16 が選択可能
      • CR 550470
  • Virtex-5
    • (ザイリンクス アンサー 35248) MIG v3.4 Virtex-5 FPGA - Synplify フローを使用する VHDL サンプル デザイン出力すべてにハードウェアでエラーが発生
    • (ザイリンクス アンサー 36335) MIG v3.3、v3.4 Virtex-5 DDR2 - 読み出しバーストの最初または終わりにデータ破損
    • キャリブレーション ポイントのタイミング マージンを増やすため、ステージ 4 キャリブレーション トレーニング パターン シーケンスを EE (rise_data) および 11 (fall_data) に変更
      • CR 559837
    • QDRII SRAM デザインのアドレス FIFO にオプションの非 FIFO インターフェイスを提供
      • CR 557817
    • 書き込みがまだ発生していないときに正しい読み出しが得られるよう、precharge_ok_cnt_r 信号を初期化
      • CR 550687
  • Virtex-4
  • Spartan-6
    • (ザイリンクス アンサー 35978) MIG Spartan-6 MCB - ハードウェアで READ バーストの最後のワードでエラーが発生する - すべての MCB デザインでビットストリームのアップデートが必要
    • (ザイリンクス アンサー 35976) MIG Spartan-6 MCB - デザインがリセット状態から回復せず機能を戻すためにパワー サイクルが必要 - SW/IP アップデートの必要あり
    • (ザイリンクス アンサー 35818) Spartan-6 FPGA - DDR2 および DDR3 インターフェイスのメモリ コントローラ ブロック (MCB) パフォーマンスの変更
    • (ザイリンクス アンサー 35044) 11.5/12.1 Spartan-6 配置 - 大型デバイスで PLL_ADV から BUFFPLL_MCB へ接続できず、ハードウェアで MIG/MPMC MCB キャリブレーション エラーが発生する
    • (ザイリンクス アンサー 35499) MIG v3.4 Spartan-6 Traffic Generator - 128 ビット双方向ポート サンプル デザインがハードウェアで機能しない
    • (ザイリンクス アンサー 35250) MIG Spartan-6 MCB - Spartan-6 MCB - MIG で生成された ise_flow.bat スクリプト ファイルを使用すると、Windows で XST を実行中にエラーが発生する
    • (ザイリンクス アンサー 35238) MIG v3.4 Spartan-6 MCB LPDDR - MIG で生成された ise_flow.bat スクリプト ファイルに BIT ファイルを作成する BitGen コマンドが含まれていない
    • (ザイリンクス アンサー 35245) MIG Spartan-6 MCB - キャリブレーションが完了するまで (cal_done asserts) ユーザー インターフェイスでコマンドを送信できない
    • (ザイリンクス アンサー 35289) MIG v3.4、Spartan-6 FPGA LPDDR - LPDDR デザインを実行すると、長い書き込みバーストの後にトラフィック ジェネレータのコマンド送信が停止する
    • ザイリンクス アンサー 35290) MIG v3.4、Spartan-6L - Synplify Pro を合成ツールとして使用し、Spartan-6 低消費電力デバイスをターゲットとするとエラーが発生する
    • (ザイリンクス アンサー 35485) MIG Spartan-6 - DDR2 - デザインの合成に Synplify Pro を使用すると、ハードウェアでデータが送信されない
    • (ザイリンクス アンサー 35057) MIG v3.4、v3.4 - Spartan-6 - DDR2 初期化シーケンス違反が MCB で発生
    • (ザイリンクス アンサー 35869) MIG v3.4 - Spartan-6 - ModelSim PE を使用してサンプル デザインをシミュレーションすると、「Iteration limit」というエラー メッセージが表示される
    • LPDDR パーツのサポート周波数範囲を 75 ~ 200MHz から 30 ~ 200MHz に変更
      • CR 555983
    • x16 Micron メモリ パーツのサポートが DDR3 SDRAM デザインに追加
      • CR 551990

既知の問題

Virtex-6 MIG デザイン
(ザイリンクス アンサー 36554) MIG v3.5、Virtex-6 マルチコントローラ デザイン - コントローラに別々の REFCLK 周波数 (200 と 300MHz) が必要なとき MAP でエラーが発生する
(ザイリンクス アンサー 36477) MIG v3.5lVirtex-6 DDR3/QDRII+ - 「ERROR:Place:911 - CONFIG DCI_CASCADE = "34,35" is not a valid constraint.」というエラー メッセージが表示される
(ザイリンクス アンサー 36573) MIG v3.5、Virtex-6 DDR3/QDRII+ - DCI カスケード マスタ/スレーブ バンク間にシステム クロックを配置できない

Spartan-6 FPGA MCB
(ザイリンクス アンサー 37704) MIG v3.5 Spartan-6 MCB - C_SIMULATION=FALSE のときキャリブレーションが完了しない (calib_done=0)
(ザイリンクス アンサー 34046) MIG v3.3-3.5, Spartan-6 LPDDR - キャリブレートおよびキャリブレートされていない入力終端機能がサポートされていない
(ザイリンクス アンサー 36550) MIG v3.5、Spartan-6 MCB - MIG 出力デザインで Synplify を実行するとエラーが発生する
(ザイリンクス アンサー 36575) MIG v3.0-3.5、Spartan-6 MCB - リフレッシュ周期が長すぎる

Spartan-3 FPGA Designs
(ザイリンクス アンサー 36553) MIG v3.5、Spartan-3A DSP DDR SDRAM - Synplicity を使用して合成すると MIG 出力デザインで MAP エラーが発生する

改訂履歴
8/31/10 - アンサー 37704 を追加
AR# 36211
日付 08/31/2010
ステータス アクティブ
種類 リリース ノート
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