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AR# 36335

MIG v3.3、v3.4 Virtex-5 DDR2 - 読み出しバーストの最初または終わりでデータが破損

説明

Virtex-5 DDR2 MIG デザインの MIG v3.3 および MIG v3.4 で、DQS ゲート タイミング キャリブレーションに使用されるトレーニング パターンが間違っています。このため、DQS ゲート制御信号が CLK0 から DQS クロック ドメインに送信されるときのタイミング マージンがなくなるケースが出てくる可能性があります。タイミング マージンがないと、DQS ゲートが 1 クロック早くまたは遅くイネーブル/ディスエーブルになり、読み出しバースト (または連続する読み出しバースト) の最初または終わりでデータが破損することがあります。

この状態は、BUFG クロックで駆動される DQS ゲート生成ロジックでの信号と DQS の間の開始フェーズで見られ、使用しているデバイスおよびメモリによって異なります。MIG v3.3 および MIG v3.4 ベースの Virtex-5 DDR2 MIG デザインを使用している場合は、このアンサーにある回避策に必ず従ってください。MIG v3.3 および MIG v3.4 以外のデザインにはこの問題は見られません。 この問題は MIG v3.5 で修正される予定です。


Virtex-5 DDR2 デザインの詳細は、XAPP858 を参照してください。

ソリューション

この問題を回避するには、次の ZIP ファイルをダウンロードして、rtl ディレクトリにある ddr2_phy_write.v/.vhd ファイルと置き換えます。

http://www.xilinx.com/txpatches/pub/applications/misc/36335.zip
AR# 36335
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
  • Virtex-5 FXT
  • Virtex-5 LX
  • Virtex-5 LXT
  • More
  • Virtex-5 SXT
  • Virtex-5 TXT
  • Less
IP
  • MIG
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