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attribute syn_keep : boolean;
attribute syn_keep of clk180 : signal is true;
generate if(CAS_LAT_VAL == 3'b110) begin : FD_INST
(* IOB = "FORCE" *) FD rst_iob_out
(
.Q(rst_dqs_div_int),
.D(rst_dqs_div_d), .C(~clk)
)/* synthesis syn_useioff = 1 */;
wire clk180 /* synthesis syn_keep = 1 */;
assign clk180 = ~clk;
generate if(CAS_LAT_VAL == 3'b110) begin : FD_INST
(* IOB = "FORCE" *) FD rst_iob_out
(
.Q(rst_dqs_div_int),
.D(rst_dqs_div_d),
.C(clk180)
)/* synthesis syn_useioff = 1 */;
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
36211 | MIG v3.5 - ISE Design Suite 12.2 でのリリース ノートおよび既知の問題 | N/A | N/A |
AR# 36553 | |
---|---|
日付 | 08/12/2014 |
ステータス | アクティブ |
種類 | 一般 |
デバイス | |
IP |