AR# 36642

Virtex-6 システム モニター - 最大 DCLK 周波数を 80MHz に変更

説明

DCLK の初期仕様は、250MHz でしたが、80MHz に変更されています。

ソリューション

System Monitor の最大変換レートは、 ADCCLK がまだ 5.2MHz なので、200ksPs のままです。

ADCCLK = DCLK / DCLK 除数 (DCLK 除数は Config Reg #2 で設定)

最大 DCLK (80MHz) に違反すると、システム モニター ロジックで競合状態になることがあり、正しく読み出しが実行されなくなります。この問題は、温度 55 ~ 80 ℃ 間でのみ発生します。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34565 Virtex-6 FPGA のデザイン アドバイザリのマスター アンサー N/A N/A
AR# 36642
日付 05/20/2012
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略