AR# 3705

4.2i Foundation - FPGA Express、XC9500 : CPLD に推奨される合成およびフィッタ オプション

説明

キーワード : XC9500, 9500, CPLD, fit, compile, synthesize, VHDL, FPGA Express, Express, フィット, コンパイル, 合成

重要度 : 標準

概要 :
ザイリンクスでは、XC9500 CPLD をターゲットとし、Foundation Express および FPGA Express を使用してコンパイルされた VHDL デザインの結果を評価しています。 ベンチマークの段階で、VHDL デザインのコンパイルに使用する合成およびフィッタ オプションを推奨しています。 この設定の組み合わせにより、最大数のテスト デザインで最適な集積度およびパフォーマンス結果が得られます。 あらゆる状況下で最適な結果が常に得られるとは限りませんが、推奨オプションを使用すると最適な結果が得られます。

ソリューション

推奨する設定 :

1. 合成の際に、FPGA Express でエリア最適化を使用します。
2. FPGA Express で、FSM にバイナリ エンコーディングを使用します。
3. CPLDFitter (Design Manager) で、[Optimize for Speed] インプリメンテーション テンプレートを使用し、コラスプする積項の数を 90 に設定します。

設定の詳細 :

1. FPGA Express のエリア最適化
FPGA Express でインプリメンテーションを実行する際に、[Create Implementation] ダイアログ ボックスで [Optimize for Area] を選択します。

2. FSM のバイナリ エンコーディング
- FPGA Express で [Synthesis] -> [Options] -> [Project] をクリックします。
- [Default FSM Encoding] で [Binary] を選択します。
設定を反映させるため、この設定でデザインをもう一度解析する必要があります。 再解析するには、[Synthesis] -> [Force Update] をクリックします。

3. スピードの最適化 (積項数 90)
- Design Manager を使用してデザインをインプリメントします。
- [Implement] ダイアログ ボックスが表示されたら、[Options] をクリックします。
- [Options] ダイアログ ボックスで [Implementation Program Option Templates] のプルダウン メニューから [Optimize Speed] を選択します。
- [Edit Template] を選択し、[Advanced] タブをクリックします。 [Collapsing Pterm Limit] を 90 に設定します。
AR# 3705
日付 08/12/2003
ステータス アーカイブ
種類 一般