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ザイリンクス高速シリアル I/O ソリューション センター




高速シリアル I/O (HSSIO) ソリューション センターには、ザイリンクス マルチギガビット トランシーバーに関する質問が集められています。

ソリューション センターでは、インプリメンテーション、ボード レベル、その他のデザイン プロセスに関連した情報にアクセスできます。

デザイン アシスタント

ザイリンクス HSSIO ソリューション センター - デザイン アシスタント

デザイン アシスタントでは、 HSSIO で推奨されるデザイン フローを説明し、よく発生する問題をデバッグしていきます。

デザイン アシスタントには、有益な設計およびトラブルシューティングに関する情報だけでなく、効率的な設計を行うために HSSIO に関して参照する必要のある資料へのリンクも示します。

注記 : このアンサーは、ザイリンクス HSSIO ソリューション センター (Xilinx Answer 37181) の一部です。ザイリンクス HSSIO ソリューション センターには、HSSIO に関する質問が集められています。

デザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス HSSIO ソリューション センターから情報を入手してください。

このアンサーはザイリンクス高速シリアル トランシーバーを使用するにあたってのガイドです。

トランシーバー デザインの作成の各段階を説明する資料、サポート リソース、アンサーへのリンクを紹介しています。

シリアル トランシーバーを含むザイリンクス デバイスは次のとおりです。

  • Virtex-II Pro
  • Virtex-4 FX
  • Virtex-5 LXT、SXT、FXT
  • Virtex-5Q LXT、SXT、FXT
  • Virtex-5QV FX130
  • Virtex-6 LXT、SXT、CXT、HXT
  • Spartan-6 LXT
  • Spartan-6Q LXT
  • Artix-7 LXT
  • Kintex-7 LXT
  • Virtex-7 LXT、HXT
  • Kintex-UltraScale
  • Virtex-UltraScale


これらのデバイスにはぞれぞれユーザー ガイドがあり、シリアル トランシーバーの機能および使用方法がそこに説明されています。 

これらのガイドにはザイリンクスの資料ページからアクセスできます。

http://japan.xilinx.com/support.html

資料のアラートを受信するには、こちらから登録してください。

アラートの登録 - 特に使用している製品の最新デザイン アドバイザリのアラートを受信するようにしてください。

また、多くの製品ファミリには既知の問題を知るためのマスター アンサー レコードがあります。

さらに製品をよりよく理解するためのコミュニティ フォーラムやトレーニングもザイリンクスは提供しています。

これらのリソース以外にも、シリアル トランシーバーの使用やデバッグに関するガイダンスとして、次のアンサーも参照してください。


デザインにシリアル トランシーバーを統合するには次のでざいんフローに沿うことを推奨します。

(Xilinx Answer 57259) ウィザードを使用した HSSIO の作成 リンクの目的の機能を得るためサンプル デザインを作成には、該当ウィザードを使用して HSSIO デザインを始めてください。
正しい設定を選択する方法については、このアンサー、ウィザードのユーザー ガイド、トランシーバー ユーザー ガイドを参照してください。
(Xilinx Answer 57260) デザイン インプリメンテーション ウィザードで適切な IP を生成したら、サンプル デザインを作成するためにそれを使用し、実際のデザイン ロジックにその IP を統合する必要があります。
一部変更が必要になる場合もありますが、MGT 設定はほとんどウィザードのデフォルト設定のままで問題ありません。
このアンサーにはこのプロセスのガイドラインが含まれています。
(Xilinx Answer 57261) デジタル シミュレーション サンプル デザインだけでなく、トランシーバーのデジタル シミュレーション モデルの周囲にラッパーがトランシーバー ウィザードで生成されます。
これを使用して、トランシーバーの起動、リセット、ユーザー ロジックとの通信を正確にシミュレーションできます。
デジタル シミュレーションはデザインでのトランシーバー動作を検証するために実行する必要があります。
(Xilinx Answer 57191) 電気的シミュレーション 電気的シミュレーションは、物理的リンクの整合性を検証するために実行します。ザイリンクス提供の IBIS-AMI モデルを使用してシグナル インテグリティはシミュレートできます。
シミュレーション実行方法についてはこのアンサーを参照してください。
(Xilinx Answer 57237) デバッグ トランシーバー デザインが予想通りに動作しない場合、ソリューションを模索するにあたり考慮すべき点が多数あります。
このアンサーにはそのプロセスが説明されています。

資料

高速シリアル トランシーバーの資料

このアンサーには、ザイリンクス マルチギガビット トランシーバを使用した高速シリアル アプリケーションに関連した資料がすべてリストされています。

このリストには、ユーザー ガイド、データシート、トランシーバー関連のエラッタ、アプリケーション ノート、およびホワイト ペーパーが含まれています。


UltraScale

UltraScale GTH トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug576-ultrascale-gth-transceivers.pdf
UltraScale GTY トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug578-ultrascale-gty-transceivers.pdf
Kintex UltraScale FPGA データ シートhttps://japan.xilinx.com/support/documentation/data_sheets/ds892-kintex-ultrascale-data-sheet.pdf
Virtex UltraScale FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds893-virtex-ultrascale-data-sheet.pdf
7 Series
7 Series FPGA GTX/GTH トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug476_7Series_Transceivers.pdf
7 Series FPGA GTP トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug482_7Series_GTP_Transceivers.pdf
Artix-7 FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds181_Artix_7_Data_Sheet.pdf
Kintex-7 FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds182_Kintex_7_Data_Sheet.pdf
Spartan-7 FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds183_Virtex_7_Data_Sheet.pdf
7 シリーズ FPGA GTZ トランシーバー ラウンジ https://japan.xilinx.com/member/gtz/index.htm

Virtex-6

Virtex-6 FPGA GTX トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug366.pdf
Virtex-6 FPGA GTH トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug371.pdf
Spartan-6 FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds152.pdf

Spartan-6

Spartan-6 FPGA GTP トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug386.pdf
Spartan-6 FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds162.pdf

Virtex-5

Virtex-5 FPGA GTP トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug196.pdf
Virtex-5 FPGA GTX トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug198.pdf
Spartan-5 FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds302.pdf

Virtex-4

Virtex-4 FPGA RocketIO トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug076.pdf
Spartan-4 FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds302.pdf

Virtex-II Pro

Virtex-II Pro FPGA RocketIO トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug196.pdf
Virtex-II Pro FPGA RocketIO X トランシーバー ユーザー ガイドhttps://japan.xilinx.com/support/documentation/user_guides/ug035.pdf
Virtex-II Pro FPGA データシートhttps://japan.xilinx.com/support/documentation/data_sheets/ds083.pdf


関連エラッタ :

UltraScale


7 Series

Virtex-6


Virtex-5

Virtex-4 FXT



デザイン アドバイザリ

高速シリアル トランシーバーのデザイン アドバイザリ

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。


デザイン アドバイザリ アンサーは、現在作業中のデザインに関する重要な問題に関する情報が記載されています。

ザイリンクス アラート通知システムで特定のシリコン ファミリを設定しておくと、関連する HSSIO デザイン アドバイザリがあればメールで通知されます。

ザイリンクス アラート通知のプリファレンスは、http://japan.xilinx.com/support/myalerts から変更できます。

デザイン アドバイザリ マスター アンサー レコード


(Xilinx Answer 61930) Virtex UltraScale FPGA のデザイン アドバイザリ マスター アンサー
(Xilinx Answer 51456) Artix-7 FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 42944) Virtex-7 FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 42946) Kintex-7 FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 34856) Spartan-6 FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 34565) Virtex-6 FPGA のデザイン アドバイザリ マスター アンサー

主な問題

高速シリアル トランシーバー - 重要な問題

このアンサーでは、FPGA ファミリに共通して見られる高速シリアル トランシーバーの重要な問題および既知の問題をリストします。


 

トランシーバー ファミリ別の既知の問題

 

(Xilinx Answer 62670) UltraScale FPGA GTH トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 64440) UltraScale FPGA GTY トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 47852) 7 シリーズ FPGA GTP トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 41613) 7 シリーズ FPGA GTX/GTH トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 38596) Virtex-6 FPGA GTH トランシーバ - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 33475) Virtex-6 FPGA GTX トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 33487) Spartan-6 FPGA GTP トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 31458) Virtex-5 FPGA GTX RocketIO トランシーバー - アンサー レコードのリスト
(Xilinx Answer 24367) Virtex-5 FPGA GTP RocketIO トランシーバ - アンサー レコードのリスト
(Xilinx Answer 21004) Virtex-4 FPGA RocketIO トランシーバー - アンサー レコードのリスト
(Xilinx Answer 21006) Virtex-II Pro FPGA RocketIO トランシーバー - アンサー レコードのリスト

 

主な問題

UltraScale

   
(Xilinx Answer 63026) UltraScale GTH トランシーバー - 基準クロック位相ノイズのマスク
(Xilinx Answer 65111) UltraScale RX/TXUSRCLK の配線
(Xilinx Answer 64062) 近端 PMA ループバック (TX->RX シリアル ループバック) の UltraScale GTY RX リセット
(Xilinx Answer 62527) UltraScale GTY - CDR をローカル基準クロックにロックする方法
(Xilinx Answer 64103) UltraScale GTH/GTY TX/RX PROG DIV ブロックのリセット要件
(Xilinx Answer 61723) UltraScale GTH および GTY トランシーバーの基準クロックの AC カップリング キャパシタ値
(Xilinx Answer 63391) UltraScale GTY のライン レートがデータシートの表 58 の最小値に違反する
(Xilinx Answer 63704) UltraScale GTH/GTY - 非同期ギアボックス モードを使用しているときに内部 PRBS パターン ジェネレーターを使用するよう切り替える方法
(Xilinx Answer 64012) 128 ビット デバイス インターフェイス (64 ビットの内部データ幅) の UltraScale GTY の同期ギアボックス モード (CAUI でない) の使用
(Xilinx Answer 61946) Virtex Ultrascale GTY - UG578 v1.0 - ライン レートが 16.375Gbps を超える場合の基準クロック選択の記述が間違っている
(Xilinx Answer 62261) GTY TX 位相インターポレーターの使用におけるデータ レータの制限
(Xilinx Answer 64838) UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート
(Xilinx Answer 64309) UltraScale GTH トランシーバー : TX および RX レイテンシの値
(Xilinx Answer 59834) UltraScale デバイス パッケージに MGT 電源用に 2 グループあるが GT 列は 1 列しかない
(Xilinx Answer 63622) UltraScale FPGA Transceivers Wizard v1.5 - リリース ノートおよび既知の問題
(Xilinx Answer 62527) UltraScale GTY - CDR をローカル基準クロックにロックする方法
(Xilinx Answer 65528) GTH トランシーバーを使用して COMMON ブロックを共有する方法
(Xilinx Answer 62548) GTY/GTH の refclk 出力がトグルしない
(Xilinx Answer 64351) Vivado 制約 - ギガビット トランシーバー (GT) の出力クロックの制約設定方法

 

7 Series

 

(Xilinx Answer 42662) 7 Series GTX トランシーバー - TX および RX のレイテンシ値
(Xilinx Answer 46490) 7 シリーズ GTH トランシーバー - TX および RX のレイテンシ値
(Xilinx Answer 58981) 7 シリーズ GTP トランシーバー - TX および RX のレイテンシ値
(Xilinx Answer 47443) 7 シリーズ FPGA GTH トランシーバーのデザイン アドバイザリ - パワーアップ/パワーダウン
(Xilinx Answer 47817) Kintex-7 および Virtex-7 GTX トランシーバーのパワー アップ/パワー ダウンのデザイン アドバイザリ
(Xilinx Answer 51017) 7 シリーズ FPGA GTP トランシーバーのパワーアップ/パワーダウン
(Xilinx Answer 47328) 7 シリーズ GTX - ループバック モードの制限事項
(Xilinx Answer 43482) 7 シリーズ トランシーバー - コンフィギュレーション時のリセット要件
(Xilinx Answer 45598) 7 シリーズ FPGA GTX/GTH トランシーバー - クワッドの使用優先度に関する情報
(Xilinx Answer 47331) 7 シリーズ FPGA GTX/GTH トランシーバー - MGTAVTT/MGTVCCAUX のパワー シーケンス要件がない
(Xilinx Answer 50299) 7 Series FPGAs Transceivers Wizard および Aurora 8B10B/64B66B コア - Zynq デバイスでの GTX トランシーバーのサポート
(Xilinx Answer 50890) Vivado Design Suite 2012.2 での 7 シリーズ FPGA Transceivers Wizard フロー
(Xilinx Answer 46048) 7 Series FPGA Transceiver Wizard - ウィザードまたは ISE バージョンでサポートされるシリコン リビジョン
(Xilinx Answer 43244) Kintex-7 および Virtex-7 FPGA GTX トランシーバーのデザイン アドバイザリ - 初期エンジニアリング サンプル (ES) シリコンの属性アップデート、問題、回避策
(Xilinx Answer 45360) Kintex-7 および Virtex-7 FPGA GTX トランシーバーのデザイン アドバイザリ - エンジニアリング サンプル (ES) シリコンの属性のアップデート、問題、および回避策
(Xilinx Answer 45410) 7 シリーズ GTX トランシーバー- IES から GES シリコンへの GTX の移行
(Xilinx Answer 47128) Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - 初期エンジニアリング サンプル (ES) シリコン用の属性アップデートおよび使用モデル
(Xilinx Answer 50617) Kintex-7 および Virtex-7 FPGA プロダクション GTX トランシーバーのデザイン アドバイザリ
(Xilinx Answer 51369) Artix-7 FPGA GTP Transceiver のデザイン アドバイザリ - 初期エンジニアリング サンプル (IES) シリコンの属性アップデート、問題、回避策
(Xilinx Answer 43339) 7 シリーズ FPGA GTX トランシーバー - ソフトウェア使用モデルの変更

 

Virtex-6

(Xilinx Answer 40902) Virtex-6 FPGA GTH トランシーバー - 製品 HXT のアップデート - 属性および初期化シーケンス
(Xilinx Answer 41464) Virtex-6 HXT デバイス - ES シリコンと製品シリコンの識別方法
(Xilinx Answer 42987) Virtex-6 FPGA GTH トランシーバー - 基準クロックの位相のノイズのマスク
(Xilinx Answer 38564) Virtex-6 GTX - トランシーバのパワーアップまたはダウン中のアナログ電圧供給電圧の変動
(Xilinx Answer 38506) Virtex-6 FPGA GTX トランシーバ - 基準クロック位相ノイズ マスク
(Xilinx Answer 39430) Virtex-6 GTX トランシーバー - Delay Aligner のエラッタおよび回避策
(Xilinx Answer 35055) Virtex-6 FPGA GTX トランシーバー - 未使用の GTX トランシーバーに対する自動マクロ挿入
(Xilinx Answer 34191) Virtex-6 FPGA GTX Transceiver Wizard - 製品デバイス用の属性のアップデート
(Xilinx Answer 35681) Virtex-6 GTX トランシーバー - MMCM をロックできず TX/RXRESETDONE をアサートできない
(Xilinx Answer 34192) Virtex-6 GTX Transceiver Wizard - プロダクション シリコンのオーバーサンプリング レートの更新
(Xilinx Answer 34028) Virtex-6 GTX トランシーバ - 正しくキャリブレーションされるようダミー トランシーバをインスタンシエートする方法


Spartan-6

 

(Xilinx Answer 43154) Spartan-6 FPGA GTP トランシーバー - 基準クロックの位相のノイズのマスク
(Xilinx Answer 35776) Spartan-6 GTP トランシーバー - CDR のパフォーマンスを向上させる PMA_CDR_CFG 設定
(Xilinx Answer 35237) Spartan-6 FPGA GTP トランシーバ - SelectIO から GTP へのクロストーク/SSO ガイドライン
(Xilinx Answer 35434) Spartan-6 GTP トランシーバー - Production シリコンのアップデート

 

Virtex-5

 

(Xilinx Answer 30915) Virtex-5 GTP RocketIO - キャリブレーション抵抗とインスタンシエートされたタイル間にある未使用タイルに推奨される MGTAVCC 電源
(Xilinx Answer 31968) Virtex-5 GTX RocketIO - レート変更ロジックのインプリメンテーションの手順
(Xilinx Answer 31781) Virtex-5 RocketIO GTP - DRP がシミュレーションで PCS_COM_CFG を間違って読み出す

 

ソフトウェア

(Xilinx Answer 22088) 7.1 MAP - 「WARNING:PhysDesignRules:367 - The signal <DESIGN_MODULE/TXN> is incomplete''

 

一般

(Xilinx Answer 37954) 高速シリアル トランシーバー - 未使用トランシーバーの電源投入

 

 


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