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AR# 37214

Virtex-6 FPGA デザイン アシスタント - ブロック RAM/FIFO に関する一般的な問題のトラブルシュート

説明


このアンサーでは、Virtex-6 FPGA デザインのブロック RAM および FIFO リソースに関する一般的な問題を解決するのに役立つ情報を示します。

注記 : このアンサーは、Virtex-6 FPGA ソリューション センター (ザイリンクス アンサー 34963) の一部です。ザイリンクス Virtex-6 FPGA ソリューション センターには、Virtex-6 デバイスに関連するすべての質問への回答が含まれています。Virtex-6 FPGA でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス Virtex-6 FPGA ソリューション センターから情報を入手してください。

ソリューション

次のリストから、ブロック RAM または FIFO に関する問題をクリックしてください。各アンサーには、問題を解決するのに役立つ情報が掲載されています。

Virtex-6 Block RAM または FIFO に関連した問題をデバッグするのに役立つ情報は次のとおりです。

  • 『Virtex-6 メモリ リソース ユーザー ガイド』を参照し、ブロック RAM または FIFO ブロックの使用が有効なコンフィギュレーションであることを確認します。(http://japan.xilinx.com/support/documentation/user_guides/ug363.pdf)
  • デザインのビヘイビアー シミュレーションを実行して、ブロック RAM または FIFO の機能が正しいことを確認します。
  • PAR 後のタイミング シミュレーションを実行し、機能に問題がないことを確認します。エラーがここで発生する場合、デザインに正しく制約が設定されていない可能性があります。
  • すべての制御信号に正しく制約が設定されていて、同期信号であることを確認するため、タイミング レポートをチェックします。ザイリンクス FPGA デザインのタイミングの詳細については、ザイリンクス タイミング ソリューション センター (ザイリンクス アンサー 40832) を参照してください。
  • ChipScope をデザインに挿入し、FIFO またはブロック RAM のすべてのポートをプローブします。ChipScope は、デバイスでデザインの一部をプローブし、ハードウェアがリアル タイムにこれらの信号を表示するのに私用することができます。ChipScope に関する情報は、ChipScope の製品ページをご覧ください。http://japan.xilinx.com/tools/cspro.htm

これらのソリューションを使用してもこの問題を解決できない場合は、次のサイトからウェブケースを開いてください。
http://japan.xilinx.com/support/clearexpress/websupport.htm

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34963 ザイリンクス Virtex-6 FPGA ソリューション センター N/A N/A

関連アンサー レコード

AR# 37214
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
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