AR# 37349

Spartan-6、IODELAY2 - Fmincal についてと SDR および DDR データ レートによる影響

説明


Fmincal は次のように定義されています。

"Minimum allowed bit rate for calibration in variable mode: VARIABLE_FROM_ZERO, VARIABLE_FROM_HALF_MAX, and DIFF_PHASE_DETECTOR." (日本語訳 : 次の可変モードでキャリブレーションする場合に許容される最小ビット レート : VARIABLE_FROM_ZERO、VARIABLE_FROM_HALF_MAX、および DIFF_PHASE_DETECTOR)

この情報は、Spartan-6 FPGA データシート (DS162) に記載されています。
http://japan.xilinx.com/support/documentation/spartan-6_data_sheets.htm

ソリューション

Fmincal 仕様は、可変モードで IODELAY2 を使用する場合の要件であり、タップでキャリブレーション可能な最長ビット周期に基づいています。SDR データ レートでは、ビット周期はクロック周期と同じなので、クロック周波数が188MHz になることがあります (5.3nS ビット周期)。DDR を使用する場合、クロック周波数が 94MHz でも 5.3nS ビット周期の要件を満たすことができます。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
46791 Spartan-6 FPGA デザイン アシスタント - 一般的なデバイスの問題のトラブルシュート N/A N/A
AR# 37349
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス