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AR# 37752

PCI Express のデザイン アシスタント - ユーザー入力が trn_clk または user_clk_out と完全に揃えられたときのシミュレーション問題

説明

このアンサーでは、シミュレーションで trn_clk または user_clk_out (AXI) にユーザー入力が完全に揃えられるときの問題について説明します。

注記 : このアンサーは、PCI Express のザイリンクス ソリューション センター (ザイリンクス アンサー 34536) の一部です。

ザイリンクス PCI Express ソリューション センターは、PCIe に関する質問を解決するのに役立つ情報を示します。

PCIe を使用したデザインを新しく作成する場合や、問題をトラブルシュートする場合には、この PCIe のソリューション センターから情報を入手してください。

ソリューション

ユーザー インターフェイスで trn_clk または user_clk_out (AXI) に完全に揃えられた TLP があると、問題が発生することがあります。 

クロックに対してデータが少し遅れるようにしてください。 

こうしておかないと、シミュレーションが原因が説明されないままエラーになります。 

この問題の状況は、次のとおりです。

  • 受信した TLP が破損する
  • trn_fc_ph と trn_fp_nph が正しく動作しない

Verilog :

次のような構文を使用します。
 

 #1 new_signal =old_signal;


または、always ブロックに #1 を追加します。
 

always @(posedge user_clk_out)
begin
new_signal = #1 old_signal;
end


VHDL :
次のような構文を使用します。


new_signal <= old_signal after 1 ps;


または、process 文に after 1ps を追加します。
 

process (user_clk)
begin
if (user_clk'event and user_clk = '1') then
new_signal <= old_signal after 1 ps;
end process;

 
改訂履歴:
10/11/2010 - 初期リリース

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36749 PCI Express デザイン アシスタント - トランザクション レイヤのトラフィックに関するシミュレーション N/A N/A
AR# 37752
日付 03/23/2015
ステータス アクティブ
種類 ソリューション センター
IP
  • Spartan-6 FPGA Integrated Endpoint Block for PCI Express ( PCIe )
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
  • Endpoint Block Plus Wrapper for PCI Express
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