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AR# 37763: Virtex-6 FPGA GTH Transceiver - AC JTAG, 1149.6 design considerations
AR# 37763
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Virtex-6 FPGA GTH トランシーバー - AC JTAG、1149.6 デザインでの注意事項
説明
ソリューション
アンサー レコード リファレンス
説明
FPGA がデザインでコンフィギュレーションされていないと IEEE 規格 1149.6 (AC-JTAG) のテスト ファンクションは GTH トランシーバには使用できません。このアンサーでは、IEEE 規格 1149.6 での GTH トランシーバのインスタンシエート方法について説明します。
このアンサーの内容は、Virtex-6 HXT デバイスおよび GTH トランシーバのみを対象にしていて、GTX トランシーバは対象外になっています。
ソリューション
回避策
AC-JTAG テストを開始する前に、FPGA デザインに AC-JTAG テストで使用される GTH トランシーバがすべてインスタンシエートおよび初期化されている必要があります。推奨手順は次のようになります。
1. FPGA デザイン内に次のものがすべてインプリメントされている状態で FPGA をコンフィギュレーションします。
a. すべての使用されている GTH トランシーバがインスタンシエートされている。
b. すべての使用されている GTH トランシーバが初期化されている。GTH を正しく初期化するには、
i. 正しい周波数のリファレンス クロックが供給されている必要があります。
ii. DCLK が供給されている必要があります。
iii. 初期化シーケンスは
(ザイリンクス アンサー 37412)
に指定したように実行される必要があります。
2.コンフィギュレーションされた FPGA で GTH 初期化シーケンスが完了するのを待ちます。GTH 初期化シーケンスは内部 GTH クアッド ポートの GTHINITDONE 信号で確認できます。GTH 初期化シーケンスが完了していることを確認する方法の 1 つとして、FPGA コンフィギュレーション完了後にバウンダリ スキャン テスト ツールでサンプルできるピンに GTHINITDONE 信号を配線します。または、FPGA コンフィギュレーション完了後最小期間待機する方法もあります。たとえば、256000 TCK サイクルの待機カウンタを AC-JTAG テスト開始前の待機時間に使用します。この 256000 サイクルで、50MHz の内部 DCLK、50MHz の TCK クロックで FPGA デザインがインプリメントされるものと想定しています。
3. AC-JTAG テストを実行します。
この回避策に対する追加要件
FPGA がバウンダリ スキャン用にコンフィギュレーションされるので、この FPGA コンフィギュレーションに一致する BSDL ファイルを生成するには、ザイリンクス BSDLanno を使用する必要があります。 BSDLanno の操作については、ザイリンクス コマンド ライン ツール マニュアルを参照してください。
http://japan.xilinx.com/support/documentation/sw_manuals/xilinx12_2/devref.pdf
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アンサー レコード リファレンス
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Answer Number
アンサータイトル
問題の発生したバージョン
修正バージョン
38596
Virtex-6 FPGA GTH トランシーバー - 既知の問題およびアンサーのリスト
N/A
N/A
AR# 37763
日付
12/15/2012
ステータス
アクティブ
種類
一般
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