AR# 37784

Virtex-6 FPGA Integrated Block for PCI Express - x8 Gen 2 のタイミング クロージャ

説明

問題の発生したバージョン : v2.1、v1.1
 
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 45723) を参照

TIG 制約とオプションのブロック RAM パイプラインを追加すると、x8 Gen 2 のタイミング クロージャが容易になります。

ソリューション

UCF ファイルに次の制約を追加します。

PIN "core/pcie_clocking_i/GEN2_LINK.pipe_clk_bufgmux.CE0" TIG;
PIN "core/pcie_clocking_i/GEN2_LINK.pipe_clk_bufgmux.CE1" TIG;


また、トランザクション ブロック RAM の読み出しおよび書き込みでパイプライン レジスタをイネーブルにすると、タイミング クロージャの達成に役立ちます。

これには、CORE Generator のカスタマイズ GUI の 10 ページ目で [Buffer Write and Read] をオンにします。

トランザクション ブロック RAM のパイプライン レジスタ = バッファー書き込みおよび読み出し

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを指します。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45723 Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 37784
日付 09/22/2014
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP