AR# 37863
MIG v3.6-v3.7、Virtex-6 マルチコントローラー - FF1760 パッケージすべてでデフォルト バンクを選択するとマップ エラーが発生する
説明
デフォルト バンクを使用し、FF1760 パッケージをターゲットとするマルチコントローラー デザインで、MIG GUI の問題が発生します。- XC6VLX550T-FF1760
- XC6VLX760-FF1760
- XC6VLX550TL-FF1760
または - XC6VLX760L-FF1760
問題は、デフォルトのバンク選択だと、データ グループが 4 列にわたって MIG で選択されるので、無効なピン配置が生成されることです。
マップで次のようなエラー メッセージが表示されます。
ERROR:Place:905 - Components driven by Regional clock net <2>> can't be placed and routed because location constraints are causing the clock region rules to be violated.
この問題は、マルチコントローラー デザインの特定のケースでのみ発生します。具体的には、周波数が 400MHz 以下で、次のようなメモリ パーツが使用されている DDR3 SDRAM マルチコントローラー デザインです。
- データ幅が 72 の x4 コンポーネント
- データ幅が 144 の x8 コンポーネント
- データ幅が 72 の x4 の基本パーツで構成される RDIMM
シングル コントローラー デザインでは問題はありません。
例 :
3 つのコントローラーが GUI で選択されます。1 つは DDR3 コントローラーで、残りの 2 つは QDRII+ コントローラーです。
DDR3 コントローラーの場合、周波数は 2500ps であり、選択されているメモリ パーツは MT18JSF51272PZ-1G4 です。
この場合、データ グループはデフォルトで 4 列にわたって選択され、生成されるピン配置は無効になります。
生成されたデザインをインプリメントすると、マップでエラーが発生する可能性があります。
ソリューション
この問題を回避するには、MIG デザインを再生成してバンクを手動で選択します。この作業を実行するには、バンク選択画面で [Deselect Banks] を選択してバンクを手入力します。
バンクを手動で選択するとこの問題は発生しません。
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アンサー レコード リファレンス
マスター アンサー レコード
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 39128 | MIG Virtex-6 および Spartan-6 v3.7 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 | N/A | N/A |
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| 37173 | MIG v3.6 - ISE Design Suite 12.3 でのリリース ノートおよび既知の問題 | N/A | N/A |
| AR# 37863 | |
|---|---|
| 日付 | 08/18/2014 |
| ステータス | アクティブ |
| 種類 | 既知の問題 |
| デバイス | |
| IP | |