AR# 37937

Virtex-6 FPGA Integrated Block Wrapper for PCI Express - v2.1 で修正された問題

説明


このアンサーには Virtex-6 FPGA Integrated Block v2.1 Wrapper for PCI Express で修正された問題がリストされています。これはこのバージョンのコアの readme.txt にもリストされています。これらの問題は、前のバージョンのコアからのアップデートにより修正されています。

ここに挙げられていない既知の問題や修正された問題については、ザイリンクス アンサー 45723) を参照してください

ソリューション

修正された問題

  • 合成/インプリメンテーション全体での Synplify フロー サポート
    • CR 531976
    • 生成されたサンプル デザインを Synplify で合成、インプリメントするスクリプトが提供されています。このスクリプトでは XST が呼び出され、ラッパー ソース コードが合成されます。このラッパ ソース コードの合成は、XST でのみサポートされます。
  • QPro Virtex-6 Hi-Rel デバイスのサポートを追加
    • CR 551821
    • QPro Virtex-6 FPGA Hi-Rel デバイスのサポートが追加されています。
  • ISE Simulator (ISIM) のサポートを追加
    • CR 448851
    • ISE Simulator (ISIM) のサポートが追加されています。
  • 8 レーンの Gen2 製品を Virtex-6 HXT デバイスでサポート
    • CR 531975
    • 8 レーンの Gen2 製品が Virtex-6 HXT デバイスでサポートされています。
  • GTX 製品設定アップデート
    • CR 556498
    • GTX 設定が PCI Express プロトコル特性化に基づき製品 GTX 設定でアップデートされています。
  • 8 レーンの Gen2 コンフィギュレーションの GUI サポート
    • CR 563396
    • GUI で、LX365T-3 デバイスの 8 レーン Gen2 デザインを生成することができず、サポートされていない LX550T-2 デバイスの 8 レーン Gen2 デザインが生成できてしまったのですが、この問題は解決しました。
  • SX315T-FF1156 の PCIe ブロック ロケーションの GUI サポート
    • CR 560140
    • SX315T-FF1156 で使用可能な PCIe ブロック ロケーションを 4 つ GUI では選択できるのに、このデバイスには使用可能な PCIe ブロックが 2 つしかない問題は解決しました。
  • VHDL デザインでコア名に「core」を使用するとインプリメンテーション エラーが発生
    • CR 538681、569546
    • VHDL デザインでコア名に「core」を使用するとインプリメンテーション エラーが発生しましたが、この問題は解決しました。「core_i」という名前は使用することはできません。これは VHDL デザインでインスタンシス名として使用されています。
  • ルート ポート コンフィギュレーションでのタイミングを改善するためのアップデート
    • CR 572179
    • ルート ポート コンフィギュレーションでのタイミングを改善するため、インプリメンテーション スクリプトおよび UCF がアップデートされました。
  • デフォルト シミュレーション テストのアップグレード
    • CR 571632、532234
    • メモリーおよび I/O の読み出しと書き込みを含めるため、デフォルト シミュレーション テストがアップグレードされました。
  • ルート ポート モデルの cfg_msg_* インターフェイス ポートの表示
    • CR 571176
    • Endpoint 製品で配布されているルート ポート モデルの最上位に cfg_msg_* ポートが表示されるようになりました。
  • ルート ポート製品の cfg_wr_rw1c_as_rw_n ポートの tHard ブロックへの接続
    • CR 571018
    • ルート ポート製品の cfg_wr_rw1c_as_rw_n ポートは、Integrated Block for PCI Express のポートに接続されるようになりました。
  • ブロックがフルのときのユーザー インターフェイスの 128 ビット ラッパーのバックプレッシャー
    • CR 569361
    • 送信バッファーがフルのとき 128 ビット ラッパーがユーザー インターフェイスをバックプレッシャーを実行しなかったためデータ損失が発生していた問題は解決しました。
  • VHDL ルート ポート モデルで駆動されてないユーザー ノンポステッドの OK 信号
    • CR 568793
    • ユーザー ノンポステッドの OK 信号が VHDL ルート ポート モデルで駆動されていないため、メモリ読み出しトランザクションがユーザー インターフェイスに渡されない問題は解決しました。
  • 128 ビットのサンプル デザインの FSM でデフォルトの case 文が抜けていた問題
    • CR 567366
    • 128 ビットのサンプル デザインの FSM でデフォルトの case 文が抜けていた問題は解決しました。
  • VHDL インスタンシエーション テンプレートでの信号の再宣言
    • CR 555620
    • VHDL インスタンシエーション テンプレートで信号が再宣言されていたため、合成エラーが発生していた問題は解決しました。
  • PIO サンプル デザインによる I/O 書き込み完了
    • CR 551333
    • PIO サンプル デザインで I/O 書き込みの完了を生成できるようになりました。

改訂履歴
2012/01/18 - 既知の問題をすべて 1 つのアンサーにまとめるためフォーマットを変更し、アンサー 45723 への参照を追加。ここにリストされていた問題はアンサー 45723 へすべて移動。
02/10/2011 - 修正された問題 CR 531976 の説明を更新
11/17/2010 - アンサー 38223 および 39164 を追加
10/11/2010 - Doc センターのタイトルに "AXI" を追加
10/05/2010 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45723 Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 37937
日付 05/20/2012
ステータス アクティブ
種類 リリース ノート
デバイス 詳細 概略
ツール
IP