AR# 37937

説明

ソリューション

• 合成/インプリメンテーション全体での Synplify フロー サポート
  • CR 531976
  • 生成されたサンプル デザインを Synplify で合成、インプリメントするスクリプトが提供されています。このスクリプトでは XST が呼び出され、ラッパー ソース コードが合成されます。このラッパ ソース コードの合成は、XST でのみサポートされます。
• QPro Virtex-6 Hi-Rel デバイスのサポートを追加
  • CR 551821
  • QPro Virtex-6 FPGA Hi-Rel デバイスのサポートが追加されています。
• ISE Simulator (ISIM) のサポートを追加
  • CR 448851
  • ISE Simulator (ISIM) のサポートが追加されています。
• 8 レーンの Gen2 製品を Virtex-6 HXT デバイスでサポート
  • CR 531975
  • 8 レーンの Gen2 製品が Virtex-6 HXT デバイスでサポートされています。
• GTX 製品設定アップデート
  • CR 556498
  • GTX 設定が PCI Express プロトコル特性化に基づき製品 GTX 設定でアップデートされています。
• 8 レーンの Gen2 コンフィギュレーションの GUI サポート
  • CR 563396
  • GUI で、LX365T-3 デバイスの 8 レーン Gen2 デザインを生成することができず、サポートされていない LX550T-2 デバイスの 8 レーン Gen2 デザインが生成できてしまったのですが、この問題は解決しました。
• SX315T-FF1156 の PCIe ブロック ロケーションの GUI サポート
  • CR 560140
  • SX315T-FF1156 で使用可能な PCIe ブロック ロケーションを 4 つ GUI では選択できるのに、このデバイスには使用可能な PCIe ブロックが 2 つしかない問題は解決しました。
• VHDL デザインでコア名に「core」を使用するとインプリメンテーション エラーが発生
  • CR 538681、569546
  • VHDL デザインでコア名に「core」を使用するとインプリメンテーション エラーが発生しましたが、この問題は解決しました。「core_i」という名前は使用することはできません。これは VHDL デザインでインスタンシス名として使用されています。
• ルート ポート コンフィギュレーションでのタイミングを改善するためのアップデート
  • CR 572179
  • ルート ポート コンフィギュレーションでのタイミングを改善するため、インプリメンテーション スクリプトおよび UCF がアップデートされました。
• デフォルト シミュレーション テストのアップグレード
  • CR 571632、532234
  • メモリーおよび I/O の読み出しと書き込みを含めるため、デフォルト シミュレーション テストがアップグレードされました。
• ルート ポート モデルの cfg_msg_* インターフェイス ポートの表示
  • CR 571176
  • Endpoint 製品で配布されているルート ポート モデルの最上位に cfg_msg_* ポートが表示されるようになりました。
• ルート ポート製品の cfg_wr_rw1c_as_rw_n ポートの tHard ブロックへの接続
  • CR 571018
  • ルート ポート製品の cfg_wr_rw1c_as_rw_n ポートは、Integrated Block for PCI Express のポートに接続されるようになりました。
• ブロックがフルのときのユーザー インターフェイスの 128 ビット ラッパーのバックプレッシャー
  • CR 569361
  • 送信バッファーがフルのとき 128 ビット ラッパーがユーザー インターフェイスをバックプレッシャーを実行しなかったためデータ損失が発生していた問題は解決しました。
• VHDL ルート ポート モデルで駆動されてないユーザー ノンポステッドの OK 信号
  • CR 568793
  • ユーザー ノンポステッドの OK 信号が VHDL ルート ポート モデルで駆動されていないため、メモリ読み出しトランザクションがユーザー インターフェイスに渡されない問題は解決しました。
• 128 ビットのサンプル デザインの FSM でデフォルトの case 文が抜けていた問題
  • CR 567366
  • 128 ビットのサンプル デザインの FSM でデフォルトの case 文が抜けていた問題は解決しました。
• VHDL インスタンシエーション テンプレートでの信号の再宣言
  • CR 555620
  • VHDL インスタンシエーション テンプレートで信号が再宣言されていたため、合成エラーが発生していた問題は解決しました。
• PIO サンプル デザインによる I/O 書き込み完了
  • CR 551333
  • PIO サンプル デザインで I/O 書き込みの完了を生成できるようになりました。

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