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AR# 37968

MIG Virtex-6 DDR2/DDR3 -BUFIO から BUFR への伝送タイミングをキャリブレートするための CLKDIV キャリブレーション ステージを追加

説明


ISE Design Suite 12.3 で利用可能な MIG v3.6 より、リセット時に実行される追加キャリブレーション ステージ (CLKDIV キャリブレーション ステージ) が追加されています。 これは、ステージ 1 とステージ 2 の間に追加され、BUFIO から BUFR への伝送タイミングをキャリブレートするために実行されます。

メモ : このキャリブレーション ステージを含めるため、既存の Virtex-6 DDR2/DDR3 デザインを MIG 3.6 にアップグレードすることを推奨します。この推奨事項の詳細は次のとおりです。

メモ : このアンサーは、ザインリンクス MIG ソリューション センター (ザインリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターには、MIG に関するすべての質問に対する回答が含まれます。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

詳細
  • 新しいキャリブレーション ステージ「CLKDIV」はステージ 1 とステージ 2 の間で実行され、バイトごとに完了します。
  • 各バイトの ISERDES で BUFIO から BUFR への伝送が発生するまで BUFR クロック位相は移動します。
    • BUFIO から BUFR への伝送は ISERDES 内のフリップフロップの最終ランクで起きます。
  • そのバイトの ISERDES の DYNCLKDIVSEL 入力が 1 に設定されている場合、このプロセスは繰り返されます。
    • ISERDES 内の BUFR の極性が反転します。
  • マージンが一番高くなる DYNCLKDIVSEL 値でそのバイトの DYNCLKDIVSEL の最終設定が決定します。
  • BUFR 位相はキャリブレーション開始時点で元の位相にリセットされます。
  • DQ データが取り込まれ ISERDES の Q 出力に出力されるので、ISERDES には 3 つのクロック ドメイン伝送点があります。
    • ステージ 1 : CPT クロックを使用してデータが取り込まれます (フル レート キャプチャ)。
    • ステージ 2 : データがハーフ レートの CPT クロック ドメインに伝送されます。
      • これには CPT クロックの 1/2 が使用されます。各 ISERDES でこのハーフ レートのクロックが個別に生成されます。
    • ステージ 3 : CPT の 1/2 のクロックからデータが CLKDIV に伝送されます。
PHY アーキテクチャの詳細は、『Virtex-6 FPGA メモリ インターフェイス ソリューション ガイド』 (UG406) の「DDR2/DDR3 メモリ インターフェイス ソリューション」 → 「Core Architecture」にある「PHY」のセクションを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/j_ug406.pdf

以前のキャリブレーション
  • BUFR の位相 (IODELAY 設定で決まる) は動作周波数を元にスタティックに計算されていました。
    • 1 つの BUFR で最高 9 つまでの BUFIO (3 クロック領域まで) を同期化することができました。
    • BUFR の値で、これらの BUFIO で設定可能なすべての値を処理できました (データ ウィンドウの中央にキャプチャ クロックを配置するには、0.5*tCK まで 各 BUFIO は変動可能でした)。

ザイリンクスはなぜこの変更を行ったのですか。

このキャリブレーション ステージを追加することで、さらに高いマージン値が提供できることが特性化中で確認できました。

CLKDIV キャリブレーション ステージでタイミング マージンを増やしている間に DYNCLKDIVSEL の極性を調整するにはどうすればよいでしょうか。
(ザイリンクス アンサー 39022) MIG v3.6-v3.7 Virtex-6 DDR2/DDR3 - CLKDIV キャリブレーション ステージでタイミング マージンを増やしている間に DYNCLKDIVSEL の極性を調整する方法

この変更は既存の Virtex-6 DDR2/DDR3 デザインに適用するべきですか。

はい。この追加キャリブレーション ステージを含む MIG v3.6 にアップグレードすることを推奨します。ザイリンクスで行われる特性化すべてにこの追加キャリブレーション ステージが含まれています。
上述したように、このステージはデータ キャプチャにより高いマージンを追加するため、製品デザインに含める必要があります。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
37173 MIG v3.6 - ISE Design Suite 12.3 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 37968
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
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