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AR# 38070

XST- RAM のスタイルの指定方法

説明

推論される RAM のスタイルを指定する方法を教えてください。

ソリューション

これには、次の 3 つの方法があります。
 
  1. XST オプションを使用します。
    • GUI では、このオプションは [Syntheize - XST] を右クリックして [Process Properties] をクリックし、[HDL Options] ページの [-ram_style] です。
    • コマンド ラインでは -rom_style/-ram_style オプションを使用します。

  2. .xcf ファイルを使用します。
    MODEL "entity_name " ram_style={auto | block | distributed | pipe_distributed | block_power1 | block_power2};

  3. HDL コードで指定します。
    Verilog
    (* ram_style = "{auto | block | distributed | pipe_distributed | block_power1 | block_power2}" *)
    デフォルトは auto です。
    VHDL
    attribute ram_style of {signal_name | entity_name }: {signal | entity} is "{auto | block | distributed | pipe_distributed | block_power1 | block_power2}";
AR# 38070
作成日 09/16/2010
最終更新日 07/28/2014
ステータス アクティブ
タイプ 一般
ツール
  • ISE