UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 38100

Project Navigator - VHDL Wave Generator サンプル デザインのシミュレーション方法

説明


RS-232 UART インターフェイス サンプル デザイン (wave_gen_vhd_s6/v6) で VHDL Arbitrary Programmable Wave Generator を使用しています。ビヘイビア シミュレーションを実行したいのですが、このデザインにはテストベンチがありません。

このサンプル デザインをシミュレーションするにはどうすればよいでしょうか。

ソリューション


このサンプル デザインの VHDL バージョンにはテストベンチは提供されていません。ISE Design Suite の今後のリリースで VHDL のテストベンチを追加するようリクエストが開発チームに提出されています。

この問題を回避するには、このサンプル デザインの Verilog バージョンを開き、このバージョンのテストベンチ ファイルを VHDL デザインで使用します。これでビヘイビア シミュレーションを実行することができます (混合言語がサポートされているシミュレータが選択されていることが前提)。

シミュレータで混合言語がサポートされていない場合は、ザイリンクスの ISim シミュレータの使用を考慮してください。
AR# 38100
作成日 10/13/2010
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
ツール
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • More
  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • Less