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AR# 38125

MIG v3.6、Virtex-6 DDR2/DDR3 - UCF のコメントが間違っている

説明

MIG で生成した Virtex-6 DDR2/DDR3 の UCF にあるコメントの 1 つが間違っています。

現在は次のようになっています。

# Signal to select between controller and physical layer signals. Four divided by two clock
# cycles (8 memory clock cycles) are provided by design for the signal to settle down.
# Used only by the phy modules.
INST "u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_init/u_ff_phy_init_data_sel" TNM = "TNM_PHY_INIT_SEL";
TIMESPEC "TS_MC_PHY_INIT_SEL" = FROM "TNM_PHY_INIT_SEL" TO FFS = "TS_sys_clk"*4;

ソリューション

上記のコメントで、「(8 memory clock cycles)」となっている箇所を「(4 memory clock cycles)」に変更して、制約の値を反映される必要があります。

正しくは次のようになります。
# Signal to select between controller and physical layer signals. Four divided by two clock
# cycles (4 memory clock cycles) are provided by design for the signal to settle down.
# Used only by the phy modules.
INST ''u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_init/u_ff_phy_init_data_sel'' TNM = ''TNM_PHY_INIT_SEL'';
TIMESPEC ''TS_MC_PHY_INIT_SEL'' = FROM ''TNM_PHY_INIT_SEL'' TO FFS = ''TS_sys_clk''*4;


これは ISE 13.1 の MIG v3.7 で修正される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
37173 MIG v3.6 - ISE Design Suite 12.3 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
38951 MIG v3.61 - ISE Design Suite 12.4 ~ 14.2 でのリリース ノートおよび既知の問題 N/A N/A
37173 MIG v3.6 - ISE Design Suite 12.3 でのリリース ノートおよび既知の問題 N/A N/A
AR# 38125
作成日 09/21/2010
最終更新日 05/20/2012
ステータス アーカイブ
タイプ 既知の問題
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Less
IP
  • MIG