AR# 38132

Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件

説明

Virtex-6 FPGA MMCM では、CLKINPFD が 135MHz 以下の場合、BANDWIDTH を LOW に設定する必要があります。

ソリューション

CLKINPFD が 135MHz 以下の MMCM を使用する Virtex-6 FPGA デザインでは、BANDWIDTH 属性を常に LOW にする必要があります。CLKINPFD は、位相周波数検出器の入力クロック周波数で、(Fclkin/D) または (1000/[CLKINn_PERIOD* DIVCLK_DIVIDE]) で算出されます。





12.3 ISE Design Suite およびそれ以前のツールでは、BANDWIDTH = OPTIMIZED にすると、デフォルトで HIGH に設定されるため、手動で LOW に変更する必要があります。ISEデザイン ツールおよび影響を受ける IP は、CLKINPFD が 135MHz 以下のときに BANDWIDTH= OPTIMIZEDが LOWに 、影響を受ける IP の BANDWIDTH が LOW に設定されるよう 12.4 で修正される予定です。

CLKINPFD が 135MHz を超える場合は、OPTIMIZED は変更されません。

影響を受けるデザインは、ISE バージョン 12.4 以降の MAP でインプリメントし直す必要があります。

デザインを ISE 12.4 以降でインプリメントし直すことができない場合は、次の回避方法を使用してください。
FPGA Editor で MMCM のバンド幅を直接変更し、タイミング解析を再実行して、ビットストリームを生成し直します。

バンド幅が LOW に設定されている MMCM と HIGH に設定されている MMCM では、システム パフォーマンスに影響する可能性がある位相エラーが異なることに注意してください。位相エラーは、Clocking Wizard およびタイミング解析でレポートされます。異なる位相エラーが発生するので、HIGH または OPTIMIZED から LOW バンド幅に変更するときは、MMCM の入力と出力間の位相アライメントが重要なデザインですべてのタイミング制約 (OFFSET IN、OFFSET OUT など) が変更後も満たされているか確認する必要があります。図 1 を参照してください。


たとえば、VCO が 810MHz の を使用し、135MHz の入力クロック周波数を想定するとき、CLKFBOUT_MULT_F = 6、DIVCLK_DIVIDE = 1、および CLKOUT0_DIVIDE_F = 6 が設定されており、OFFESET 制約のタイミング解析中に算出されるクロックの不確実性は、次のようになります。

HIGH バンド幅:
クロックの不確実性 : 0.172ns ((TSJ^2 + DJ^2)^1/2) / 2 + PE
システムジッター合計 (TSJ): 0.050ns
離散ジッター (DJ) : 0.121ns
位相エラー (PE) : 0.106ns

LOW バンド幅:
クロックの不確実性 : 0.386ns ((TSJ^2 + DJ^2)^1/2) / 2 + PE
システム ジッター合計(TSJ) : 0.050ns
離散ジッター (DJ) : 0.121ns
位相エラー (PE) : 0.320ns


デザインの多くは影響を受けない可能性があります。 位相アライメントがシステム パフォーマンスに影響しないデザインには影響しません。たとえば、図 2 に示すように MMCM 1 個の出力からクロックが供給されるようなロジックは影響を受けません。







位相エラーは、クロックの不確実性の算出には影響しません。

High バンド幅および Low バンド幅
クロックの不確実性 : 0.070ns ((TSJ^2 + DJ^2)^1/2) / 2 + PE
システム ジッター合計 (TSJ) : 0.070ns
離散ジッター (DJ) : 0.121ns
位相エラー (PE) : 0.000ns


この要件は、Virtex-6 データシートおよびエラッタに追加される予定です。
http://japan.xilinx.com/support/documentation/virtex-6.htm
AR# 38132
日付 11/22/2010
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略