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AR# 38133

Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315MHz を超える場合の DIVCLK_DIVIDE 値の制限

説明

MMCM 入力クロック (Fclkin) が 315MHz を超える Virtex-6 FPGA デザインの場合、DIVCLK_DIVIDE (入力除算器) の値に 3 または 4 は使用できません。

ソリューション

DIVCLK_DIVIDE が 3 か 4 に設定された Fclkin が 315MHz を超える場合は、DIVCLK_DIVIDE と CLKFBOUT_MULT_F 値を乗算して、同じ CLKIN、VCO、CLKOUT 値を維持します。 次の例を参照してください。属性を変更すると、ビットストリームを生成し直す必要があります。


例 :

MMCM が次のようなデザインの場合 :

CLKIN = 400 MHz
DIVCLK_DIVIDE = 3
CLKFBOUT_MULT = 6

この値は次のように変更できます。

DIVCLK_DIVIDE = 6
CLKFBOUT_MULT = 12


ISE 12.4 からは、DIVCLK_DIVIDE = 3 または 4 のデザインの場合、デザイン ルール チェック (DRC) エラーが発生するようになります。
この制限の影響を受けるコアは、次のとおりです。
  • Aurora 64B66B - ISE 12.4 リリースの v1.5 で修正
  • Virtex-6 GTX Wizard- ISE 12.4 リリースの v1.8 で修正
  • SPI-4.2/SPI-4.2 Lite - 今後のバージョンで修正
  • Clocking Wizard - ISE 12.4 で修正
AR# 38133
作成日 09/20/2010
最終更新日 10/12/2010
ステータス アクティブ
タイプ デザイン アドバイザリ
デバイス
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