UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 38158

MIG Virtex-6 - ユーザー コントローラー インターフェイスの同期

説明

2 つの MIG コントローラー ユーザー インターフェイスを同期化させることは可能ですか。

MIG では、デフォルトで各コントローラーに対して個別のクロック生成および分配ロジック (MMCM および BUFG など) を生成します。内部ロジックのクロック供給に使用される BUFG が駆動するクロック (CLK および CLK_MEM) は、リード データ キャプチャー クロック (CLK_RD_BASE) の供給に使用されるクロックの位相と揃える必要はありません。 このため、コントローラーの 1 つの MMCM で CLK および CLK_MEM を両方のコントローラーに供給するようにクロック供給ロジック RTL を変更できます。

これはザイリンクスでは完全にテストされていないため、400MHz 以下の周波数で行ってください。2 つの異なる MMCM からの 2 つのクロック間の位相で短期間ドリフトが発生する可能性があり、MIG Phase Detector ロジックがこれより高い周波数では補正できない可能性があるためです。

ソリューション

基本となる MMCM の 1 つから CLK および CLK_MEM を両方のコントローラーで受信できるようにコードを変更します。リード クロックは個々に位相シフトするので、それぞれのコントローラーに別々に供給する必要があります。MMCM の使用は次のようになります。

コントローラー #1 からの MMCM : CLK、CLK_MEM を両方のコントローラーに供給
ユーザー ロジックに CLK を供給リード クロックをコントローラー #1 へ供給
コントローラー #2 からの MMCM : リード クロックをコントローラー #2 へ供給
AR# 38158
作成日 10/13/2010
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Less
IP
  • MIG
Boards & Kits
  • Virtex-6 FPGA Connectivity Kit
  • Virtex-6 FPGA Embedded Kit
  • Virtex-6 FPGA ML605 Evaluation Kit
  • Virtex-6 FPGA ML623 Characterization Kit