We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 38220

FIFO Generator - FIFO Generator コアにクロック イネーブル信号 CKE がない


FIFO Generator コアにクロック イネーブル信号 CKE がありません。rd_clk および wr_clk を制御するにはどうしたらよいですか。


FIFO Generator コアを正しく機能させるには、FIFO の rd_clk および wr_clk をフリー ランニングにする必要があります。

これは、制御されている rd_clk および wr_clk を使用するとステータス フラグ (Empty、Full、Almost Full、Almost Empty、Programmable Full、Programmable empty) で FIFO の正しいステータスが確認できないからです。『LogiCORE IP FIFO Generator User Guide』 (UG175) に次のような記述があります。

The FIFO Generator is designed to work only with free-running write and read clocks. Xilinx does not recommend controlling the core by manipulating RD_CLK and WR_CLK. If this functionality is required to gate FIFO operation, we recommend using the write enable (WR_EN) and read enable (RD_EN) signals. (日本語訳 : FIFO Generator はフリーランニングの書き込みおよび読み出しクロックでのみ動作するよう設計されています。RD_CLK および WR_CLK を操作してコアを制御することはお勧めしません。FIFO 操作をゲート化するのにこの機能が必要な場合は、ライト イネーブル (WR_EN) およびリード イネーブル (RD_EN) 信号を使用することをお勧めします。)

FIFO 操作をゲート化する必要のあるアプリケーションの場合は、UG175 に記載されているようにライト イネーブル (WR_EN) およびリード イネーブル (RD_EN) 信号を使用してコアを制御することをお勧めします。
AR# 38220
日付 01/21/2013
ステータス アクティブ
種類 一般
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • More
  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • ISE Design Suite - 12.3
  • Less
  • FIFO Generator