AR# 38334

BPI コンフィギュレーションインターフェイスの各 A<0> サイクルにデータが必要 (A<0> をアドレスバスの LSB に接続する必要がある)

説明

ザイリンクス FPGA デバイスの BPI インターフェイスでは、各 CCLK サイクルにデータが必要です。これは、標準 16 ビット BPI インターフェイスを使用する場合に問題となる可能性があります。A<0> は常にフラッシュアドレスに接続する必要があることに注意してください。

ソリューション

通常の 16 ビット BPI インターフェイスでは、フラッシュメモリにアドレスを供給するのに A<0> ピンは使用しません。これにより、16 ビットモードでバイトアドレス指定ではなくワードアドレス指定が可能になります。ワードアドレス指定を使用すると、FPGA BPI コンフィギュレーションインターフェイスと競合します。

FPGA BPI インターフェイスでは、各 CCLK サイクル、つまり各 A<0> サイクルにデータが必要です。A<0> が接続されておらず、A<1> がアドレスバスの最下位ビットの場合、各ワードが 2 回読み出されます。

次の表に、これを示します。

CCLK サイクル	FPGA アドレスバス出力 FPGA_A[20:0]	フラッシュアドレスバス入力 Flash_A[19:0] (FPGA_A[20:1])	フラッシュに返されるデータ(bitstream) ワード
0	21'b00...0000	20'b00...000	Data word[0]
1	21'b00...0001	20'b00...000	Data word[0]
2	21'b00...0010	20'b00...001	Data word[1]
3	21'b00...0011	20'b00...001	Data word[1]
...	...	...	...

上記の理由から、A<0> は常にアドレスバスの最下位ビットに接続してください。

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AR# 38334
日付	12/15/2012
ステータス	アクティブ
種類	一般
デバイス	Spartan-3A Spartan-6 LX Spartan-6 LXT Virtex-5 LX Virtex-5 FXT Virtex-5 LXT Virtex-5 SXT Virtex-5 TXT Virtex-6 CXT Virtex-6 HXT Virtex-6 LX Virtex-6 LXT Virtex-6 SXT Virtex-7 Virtex-7 HT 詳細概略

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