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AR# 38334

BPI コンフィギュレーション インターフェイスの各 A<0> サイクルにデータが必要 (A<0> をアドレス バスの LSB に接続する必要がある)

説明

ザイリンクス FPGA デバイスの BPI インターフェイスでは、各 CCLK サイクルにデータが必要です。これは、標準 16 ビット BPI インターフェイスを使用する場合に問題となる可能性があります。A<0> は常にフラッシュ アドレスに接続する必要があることに注意してください。

ソリューション

通常の 16 ビット BPI インターフェイスでは、フラッシュ メモリにアドレスを供給するのに A<0> ピンは使用しません。これにより、16 ビット モードでバイト アドレス指定ではなくワード アドレス指定が可能になります。ワード アドレス指定を使用すると、FPGA BPI コンフィギュレーション インターフェイスと競合します。

FPGA BPI インターフェイスでは、各 CCLK サイクル、つまり各 A<0> サイクルにデータが必要です。A<0> が接続されておらず、A<1> がアドレス バスの最下位ビットの場合、各ワードが 2 回読み出されます。

次の表に、これを示します。


CCLK

サイクル

FPGA

アドレス バス

出力

FPGA_A[20:0]

フラッシュ

アドレス バス

入力

Flash_A[19:0]

(FPGA_A[20:1])

フラッシュに

返される

データ(bitstream)

ワード

0

21'b00...0000

20'b00...000

Data word[0]

1

21'b00...0001

20'b00...000

Data word[0]

2

21'b00...0010

20'b00...001

Data word[1]

3

21'b00...0011

20'b00...001

Data word[1]

...

...

...

...

上記の理由から、A<0> は常にアドレス バスの最下位ビットに接続してください。
AR# 38334
作成日 08/09/2011
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
デバイス
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