1. はじめに
このコアの IP インストール手順の最新版は、次のウェブサイトを参照してください。
http://japan.xilinx.com/ipcenter/coregen/ip_update_install_instructions.htm
システム要件は、次のサイトを参照してください。
http://japan.xilinx.com/ipcenter/coregen/ip_update_system_requirements.htm
このアンサーでは、ザイリンクス LogiCORE IP Virtex-6 FPGA GTX Transceiver Wizard v1.7 のリリース ノートと既知の問題を示します。
最新のコアのアップデートについては、製品ページを参照してください。
http://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/v6_fpga_gtx_transceiver_wizard.html
2. 新機能
- ISE 12.3 ソフトウェア サポート
3. サポート デバイス
このリリースのコアでは次のデバイスがサポートされています。
Virtex-6 XC CXT/LXT/SXT/HXT
Virtex-6 XQ LXT/SXT
Virtex-6 -1L XC LXT/SXT
4. 修正された問題
- CR 564926、570699
5. 既知の問題
v1.6 リリース時の既知の問題を示します。
- 最新製品シリコンではトランシーバーの属性が検証されていません。
- RX バッファをバイパスすると、RX 遅延アライメント ロジックで DRP ポートが使用されます。現時点では、RX 遅延アライメント ロジックがアクティブであるときにユーザーが DRP にアクセスするためのアービトレーション ロジックはありません。RX 遅延アライメント ロジックは、ライン レート 2.4GHz 以上でイネーブルになります。このロジックは、シリコン リビジョン 2.0 以上で機能します。
既知の問題、回避策、修正点など最新の情報は、『IP リリース ノート ガイド』 を参照してください。
japan.xilinx.com/support/documentation/user_guides/xtp025.pdf
6. テクニカル サポート
テクニカル サポート japan.xilinx.com/supportからウェブケースを開いて、サポートを受けてください。お問い合わせには、製品担当のチームが対応いたします。
ザイリンクスでは、このコアの資料に記載されているガイドラインに従って使用されている場合にサポートを提供していますが、ガイドラインに従っていない場合のデザインでのタイミング、機能、およびサポートは保証しかねます。
7. その他の情報
- Display Port、Fiber Channel 1G、2G、4G、OC48、SATA-I および SATA-II プロトコル ファイルには適合性テストは行われていません。
- Display Port プロトコルの場合は、TX/RXPLL_DIVSEL_FB=2、TX/RXPLL_DIVSEL_REF=1、TX/RXPLL_DIVSEL_OUT=1 と設定します。
- SATA-II プロトコルの場合は、TX/RXPLL_DIVSEL_FB=2、TX/RXPLL_DIVSEL_REF=2、TX/RXPLL_DIVSEL_OUT=1 と設定します。
- このコアの v1.7 のトランシーバー属性はシリコン リビジョン 2.01 をサポートしています。
8.
コアのリリース履歴
日付 企業名 バージョン 説明
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2010/09/21 Xilinx, Inc. 1.7 ISE 12.3 サポート
2010/07/23 Xilinx, Inc. 1.6 ISE 12.2 サポート
2010/04/19 Xilinx, Inc. 1.5 ISE 12.1 サポート
2009/12/02 Xilinx, Inc. 1.4 ISE 11.4 サポート
2009/09/16 Xilinx, Inc. 1.3 ISE 11.3 サポート
2009/06/24 Xilinx, Inc. 1.2 ISE 11.2 サポート
2009/04/24 Xilinx, Inc. 1.1 ISE 11.1 サポート
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| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 33475 | Virtex-6 FPGA GTX トランシーバー - 既知の問題およびアンサー レコードのリスト | N/A | N/A |