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AR# 3846

COREGEN : SDA FIR filter のシミュレーションについて

説明


概要 :

CORE Generator で生成される SDA FIR Filter コアをシミュレーションするときの注意事項がいくつかあります。


ソリューション


CORE Generator で使用できる SDA FIR Filter は v1.4.1 およびそれ以降のバージョンです。





1. このコアの最新版 (v1.14 またはそれ以降のバージョン) は ザイリンクスの CORELINX ページから入手できます。





http://japan.xilinx.com/products/logicore/coregen/corelinx.htm




このフィルタのシミュレーション方法



2. グローバル リセットを少なくとも 1 クロック サイクル アサートして、デザイン全体を初期化します。

これは、フリップフロップおよびラッチを含むデザインすべての共通した一般ルールです。





3. RFD が High になったら、最初のデータをアサートします。

入力データおよび ND 入力は、データが次の立ち上がりクロック エッジでデータがクロックされる前にある程度の期間安定している必要があります。



クロックの立ち下がりエッジのすぐ後に ND およびデータをアサートすると、この要件が満たされます。



ND (New Data) はデータと同じ立ち下がりエッジでアサート でき (High に駆動)、1 クロック サイクル間アサートする必要があります。







4. ND のステートは常に定義しておく必要があり、ND は RFD が Low のときには絶対にアサートしないでください。

アサートすると、フィルタの動作が長いクロック サイクルの間未定義になります。



この間、ビヘイビア モデルおよび実際のフィルタ ビヘイビアが一致しなくなります。





5. RSLT ポートの出力は RDY が High になると有効になります。

これ以外のときは RSLT の出力は無視してください。



6. 完全精度出力幅の計算方法に関する問題 (CR 103333) が原因で、TRIM EMPTY ROMS オプションでは、通常、予期値とは一致しない結果になります。





この問題を避けるには、CORE Generator が完全精度の出力バス幅でこのコアを常に生成するように設定する必要があります。





完全精度の出力幅値は、FIR フィルタの GUI の [Output Width] で特定のデータおよび係数幅に対し設定できます。





このフィールドにはデフォルト値が自動設定されないため、手動で値を入力必要があります。



不要な出力ビットは未接続のままにしておきます。

つまり、GUI で表示される FIR フィルタ出力幅の完全精度値よりも小さい値は選択しないでください。








AR# 3846
作成日 08/21/2007
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般