AR# 38468

12.1 タイミング解析 - IODELAY の自動推論で DS202 の表 91 にある値と異なる TRCE 値になる

説明

『Virtex-5 FPGA データシート』 (DS202) の表 91 にあるように IFD および BUFG のあるテストケースを作成しましたが、セットアップおよびホールド タイムがデータシートの値と一致しません。この理由を教えてください。

http://japan.xilinx.com/support/documentation/data_sheets/ds202.pdf

ソリューション

単純なテストケースの IFD および BUFG で、『Virtex-5 FPGA データシート』 (DS202) の表 91 にある値と一致しないという問題が見られます。パックでは、IDELAY が完全に使用されるのではなく、ルートスルーとして使用されます。ルートスルーの場合は、遅延値はデフォルトの IDELAY 値よりも大きくなり、タイミング解析での値がデータシートの値と一致しなくなります (DS202、表 91)。これは既知の問題で、DEFAULT 遅延セットを使用して IDELAY コンポーネントをインスタンシエートするとこの問題を回避することができます。IDELAY が完全にインスタンシエートされると、タイミング解析の値がデータシートのものと一致するようになります。UCF で IODELAY=BOTH 制約を使用して問題を回避することもできます。

この問題は Virtex-5 デバイスにのみ影響します。
AR# 38468
日付 11/03/2010
ステータス アーカイブ
種類 既知の問題
デバイス 詳細 概略
ツール 詳細 概略