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AR# 38490

LogiCORE DVB S2 FEC Encoder v2.0- VHDL シミュレーションで Virtex-6 を使用しているとエンコーダの出力が間違っている

説明

LogiCORE DVB S2 FEC Encoder v2.0 で、Virtex-6 FPGA を使用し、unisim、simprim のどちらを使用していても VHDL シミュレーションを実行すると、このエンコーダのデータ出力が間違っています。これはなぜですか。

ソリューション

IP および VHDL シミュレーションで問題があります。unism および simprim のどちらのシミュレーションでもコアの出力が間違っています。Verilog シミュレーション ネットリストを unism および simprim テスト用に使用するとこの問題は回避できます。

生成される NGC ネットリストに問題はなく、ハードウェアでも問題なく機能します。

LogiCORE DVB S2 FEC Encoder のリリース ノートおよび既知の問題については、(ザイリンクス アンサー 30173) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
30173 LogiCORE IP DVB-S2 FEC Encoder - リリース ノートおよび既知の問題 N/A N/A
AR# 38490
作成日 10/08/2010
最終更新日 05/26/2014
ステータス アーカイブ
タイプ 一般
IP
  • DVB-S.2 FEC Encoder