AR# 38547

Virtex-5 Architecture Wizard - 範囲外の PFD 値が使用され DRC エラーが発生する

説明

PhaseFrequency Detector (PFD) の入力周波数の最小値または最大値に違反する PLL 値が Virtex-5 Architecture Wizard で使用できてしまいます。これが原因でインプリメンテーションツールで DRC エラーまたは警告が出力されます。

ソリューション

例 :

次の値で PLL を生成するように Architecture Wizard が設定されています。

CLKIN1_PERIOD = 20.000
CLKOUT0_DIVIDE = 25
DIVCLK_DIVIDE = 5
CLKFBOUT_MULT = 47
REF_JITTER = 0.005000

Architecture Wizard でこのコンフィギュレーションが生成されてしまいます。

インプリメンテーション中に DRC エラーまたは警告が出力されます。

WARNING:PhysDesignRules:2236 - The DIVCLK_DIVIDE value 5 of PLL_ADV instance
Clocking/clk18p8/PLL_ADV_INST is above the Fin / Fpfd value 2.631579, where
Fin is the input frequency, 50.000000 MHz, and Fpfd min - max values of
19.000000 - 450.000000 MHz.

Phase Frequency Detector (PFD) で有効な周波数の範囲は、19MHz から 450MHz までです(Fpfdmin および Fpfdmax)。

2.613579 という値は、50MHz を 19MHz で割った入力レートです。この DRC メッセージは有効です。

回避策 :

Virtex-5 FPGA データシートにある Fpfdmin および Fpfdmax 仕様など、有効な DIVCLK_DIVIDE 値を使用します。

http://japan.xilinx.com/support/documentation/virtex-5.htm

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AR# 38547
日付	10/22/2010
ステータス	アクティブ
種類	既知の問題
デバイス	Virtex-5 LX Virtex-5 FXT Virtex-5 LXT More Virtex-5 SXT Virtex-5 TXT Virtex-5Q Virtex-5QV Less
ツール	ISE Design Suite - 12.2
IP	PLL Module

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