WARNING:PhysDesignRules:2236 - The DIVCLK_DIVIDE value 5 of PLL_ADV instance Clocking/clk18p8/PLL_ADV_INST is above the Fin / Fpfd value 2.631579, where Fin is the input frequency, 50.000000 MHz, and Fpfd min - max values of 19.000000 - 450.000000 MHz.
Phase Frequency Detector (PFD) で有効な周波数の範囲は、19MHz から 450MHz までです(Fpfdmin および Fpfdmax)。