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AR# 38568

MIG v3.3 ~ 3.61 Virtex-6 DDR2/DDR3 - CK[0] および CK#[0] を CC ピンに配置する必要はない

説明

Virtex-6 FPGA の MIG デザインで、CK とは別の内部生成されたクロックが使用されないため、MIG v3.3 でクロック供給構造が変更されました。

MIG Virtex-6 DDR2/DDR3 デザインは、読み出し中および再同期の目的で DQ のデータを取り込むために内部生成されたクロックを使用します。

以前のバージョンでは、これには CK で生成されたクロックが使用されていました。

内部生成クロックはフリーランニング クロックであり、DQS とは違なりプリアンブル/ポストアンプル グリッチがないので、データの取り込みに内部生成クロックを使用すると有益です。

このため、CK[0] および CK#[0] に MMCM からの CLKPERF 専用パスは使用されなくなり、これらを CC ピンに配置する必要はなくなりました。

ソリューション

この問題は、ISE Design Suite 13.1 MIG v3.7 リリースで修正されています。

当面の間は、UCF Verifier のエラー メッセージは無視しても問題ありません。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
38951 MIG v3.61 - ISE Design Suite 12.4 ~ 14.2 でのリリース ノートおよび既知の問題 N/A N/A
AR# 38568
作成日 10/25/2010
最終更新日 08/18/2014
ステータス アクティブ
タイプ 一般
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
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IP
  • MIG