2. サポート
  3. AR# 3862: V1.4.0 COREGEN: "Parameter value is not in allowed range"
  4. AR# 38623: MIG Spartan-6 MCB - Why is ODT issued late by the MCB when operating in DDR2 mode 400 Mbps?

AR# 38623

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MIG Spartan-6 MCB - DDR2 モード、400Mbps で実行している MCB で ODT が遅れて出力される

説明

ODT (On-Die Termination) は ODT 制御ピンを使用して終端抵抗のオン/オフを DRAM で切り替えることができるようにする DDR2 SDRAM の機能です。DRAM コントローラーですべてのまたは任意の DRAM デバイスの終端抵抗のオン/オフを個別に切り替えることができるようにすることで、メモリ チャネルのシグナル インテグリティを改善するように、この ODT 機能は設計されています。JEDEC DDR2 仕様によると、入力終端は ODT ピンが DRAM で High に保持された後、約 2nCK でイネーブルになります。


400Mbps 以下で動作している、または CAS レイテンシが 3 になっている DDR2 メモリ インターフェイスの場合、ODT 機能がイネーブルになるのが遅すぎて、DQS の最初の立ち上がりエッジでオーバーシュートが見られる可能性があります。

ソリューション

MCB の動作が理由で、ODT ピンは常に WRITE コマンドが DRAM に出力されるのと同時に High になります。このため、WRITE コマンドが送信された後 DRAM 終端は常に 2nCK でイネーブルになります。ほとんどの場合これは問題ではありません。しかし、CAS レイテンシが 3 に設定されている場合や、メモリ インターフェイスが 400Mbps 以下で実行されている場合、問題になります。書き込みレイテンシは CAS レイテンシから 1 を引いた値に等しくなります (CAS レイテンシが 3 の場合は 2)。書き込みレイテンシは、WRITE コマンドが格納された時点から DQS の最初の立ち上がりエッジまでの時間です。 このため、DQS の最初の立ち上がりエッジが送信されるときに、終端はイネーブルになりますが、オーバーシュートが見られる可能性があります。

DDR2 インターフェイス周波数を 400Mbps を超える値に変更すると、CAS レイテンシが 3 から 4 になり、DQS の最初の立ち上がりエッジが到達する 1 クロック サイクル前にメモリ入力終端がイネーブルになり、この問題を回避することができます。

または、MIG 生成デザインで Cx_MEM_CAS_LATENCY パラメータを手動で 3 から 4 に変更して問題を回避することができます。この方法でも同じように DQS の最初の立ち上がりエッジが到達する 1 クロック サイクル前にメモリ入力終端がイネーブルになります。この場合、DDR2 DRAM で、低いメモリ クロック周波数で 4 の CAS レイテンシがサポートされている必要があり、DDR2 メモリのスループットを低減します。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
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AR# 38623
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
IP
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