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AR# 38683

Virtex-6 ブロードキャスト コネクティビティ キットのデザイン アドバイザリ - ML605 ボードの BOM 変更により SDI デモの問題が発生する

説明

Virtex-6 ブロードキャスト コネクティビティ キットのリファレンス デザイン (XAPP1075) を実行すると、次のような問題が発生します。
  • Quad SDI TX/RX デモの CRC エラー
  • ChipScope から制御を切り替えたときに TX レート / 1.001 が変わらない
  • SDI Mode 0 (HD-SDI) および SDI Mode 2 (3G-SDI) 中に RX CRC エラーがレポートされる

同じリファレンス デザインを ES シリコンを使用したブロードキャスト コネクティビティ キットで実行すると、これらの CRC エラーは発生しません。 この問題は、製品版シリコンでのみ発生しています。

問題の原因と回避方法について教えてください。

ソリューション


アップデートされたデザインが提供されています。

問題 :

ML605 製品版シリコン ボードのブロードキャスト コネクティビティ キットのリファレンス デザインには既知の問題があります。製品版シリコンを使用した ML605 ボードを使用しているかどうかの確認方法は (ザイリンクス アンサー 37579) を参照してください。

製品版シリコンをお持ちでない場合は、次の情報を参照してください。

ES シリコンを含む ML605 開発ボードには、32.000MHz で動作する SystemACE クロックが含まれます。BOM 変更により、製品版シリコンを含む ML605 開発ボードの SystemACE クロック周波数は、33.000MHz で動作ｓます。この結果、製品版シリコンを含む ML605 開発ボードではクロック周波数が違うため、ビット レート検出器で CDR が強制的にリセットされ、CDR がロックを取得し直そうとして、RX CRC エラーが発生します。

また、ビット レート検出ユニットで予測よりも速いリファレンス クロックが使用されると、常に RXRECCLK の速度が遅いとレポートされます。 したがって、受信したビット レートは常に /1.001 とレポートされます。

上記のデザインの修正

この問題は、SDI デモのリファレンス クロックを変更すると回避できました。デモ ファイルは、SystemACE クロックではなく、FMC カードから生成された 27MHz クロックを使用して生成し直されています。これらのファイルは、C (製品版) および CES (ES) シリコンの両方を含む ML605 ボードでテスト済みです。アップデートされたデザインは、HD-SDI モードでも 3G-SDI モードでも問題なく実行されます。Virtex-6 ブロードキャスト コネクティビティ キット ページに、再生成されアップデートされたリファレンス デザイン ファイルがあります。
http://japan.xilinx.com/support/documentation/virtex-6_broadcast_connectivity_kit.htm

Virtex-6 ブロードキャスト コネクティビティ キットのターゲット リファレンス デザインを実行している場合は、このページから最新版のリファレンス デザインを必ずダウンロードしてください。

これは、ML605 の構成エレメントの変更により発生した BCK の SDI デモの問題です。
ハードウェアで SDI コアを使用する場合、この問題の影響はありません。
AR# 38683
日付 08/16/2011
ステータス アクティブ
種類 デザイン アドバイザリ