UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 38731

MIG v3.5-v3.91、Virtex-6 DDR3 - シミュレーション - キャリブレーションを ''SKIP'' に設定するとサンプル デザインでエラーが発生する

説明

Virtex-6 MIG DDR3 v3.5 ~ v3.91 で、パラメーター SIM_BYPASS_INIT_CAL = "FAST" を設定すると、サンプル デザインのシミュレーションが高速になり、エラーなしでキャリブレーションされます。

SIM_BYPASS_INIT_CAL = ''SKIP'' を設定するとエラーが発生し、シミュレーションが停止します。

ソリューション

SIM_BYPASS_INIT_CAL = ''SKIP'' を設定すると、PHY でビット アライメント エラーが発生する可能性があります。

このエラーが発生すると、データ有効信号が 1 クロック サイクルのレイテンシで間違ってアサートされます。

この問題は、14.2 で修正される予定です。当面の間は、SIM_BYPASS_INIT_CAL パラメーターを "FAST" に設定してください。

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード

AR# 38731
作成日 02/08/2011
最終更新日 08/20/2014
ステータス アクティブ
タイプ 既知の問題
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Less
IP
  • MIG