AR# 38817

12.4 EDK、XPS_SYSMON_ADC - PLB_CLK > 80 MHz の場合 SYSMON コンポーネントスイッチエラーが原因でタイミングが満たされない

説明

EDK 12.4 で、Virtex-6 FPGA に対し XPS SYSMON ADC コアを使用していると、次のエラーメッセージが表示されます。

Phase 10 : 0 unrouted; (Setup:0, Hold:0, Component Switching Limit:5000) REAL time: 3 mins 30 sec

Timing Score: 5000 (Setup: 0, Hold: 0, Component Switching Limit: 5000
WARNING:Par:468 - Your design did not meet timing. The following are some suggestions to assist you to meet timing in your design.
2 constraints not met.

Timing: Completed - 4 errors found.

ERROR: 13 constraints not met.

PAR could not meet all timing constraints. A bitstream will not be generated.

To disable the PAR timing check:
1> Disable the "Treat timing closure failure as error" option from the Project Options dialog in XPS.

OR

2> Type following at the XPS prompt:
XPS% xset enable_par_timing_error 0

この問題はどのように解決すればよいでしょうか。

ソリューション

ISE Design Suite 12.4 より、Virtex-6 の System Monitor ブロックは 80MHz に制限されています。xps_sysmon_adc IP ブロックが 80MHx よりも高い周波数で実行されている PLB バスに接続されている場合、v12.4 のツールで、コンポーネントスイッチ制限のタイミング違反が出力されます。 100MHz PLB バスシステムでこの問題を修正するには、2 番目に低い周波数のバスを次のように追加します。

1 - 2 つ目の PLB バスを追加します。
2 - Clocking Wizard を使用して、この PLB バスに 50MHz のクロックを接続します。
3 - Clocking Wizard で [Set Clock Relationships] ボタンをクリックして 50MHz のクロックを 100MHz PLB クロック (MicroBlaze クロック) にまとめます。
4 - PLB-to-PLB ブリッジを追加します。
5 - PLB-to-PLB ブリッジで、MPLB を 2 つ目の PLB バスに接続し、SPLB をメインの PLB バスに接続します。
6 - PLB-to-PLB ブリッジをコンフィギュレーションします。SPLB のバスクロック比を 2 に設定します。これで、2 つ目の PLB バスがメインの PLB バスの速度の 1:2 比で実行されるようになります。
7 - 50MHz のクロックを System Monitor IP と 2 つ目の PLB バスの両方に接続します。
8 - システムリセットを 2 つ目の PLB バスに接続します。
9 - プロセッサシステムリセット Slowest_sync_clk を 50MHz のクロックに接続します。
10 - PLB-to-PLB ブリッジのアドレス範囲を設定します。ほかのすべてのアドレスは同じままにしておくことができます。PLB-to-PLB ブリッジのパラメータ、C_RNG0_BASEADDR および C_RNG0_HIGHADDR は xps_sysmon_adc のアドレス範囲と一致する必要があります。MHS ファイルからの 12.4 の ML605 BIST デザインで使用されているアドレス範囲は次のとおりです。

BEGIN plbv46_plbv46_bridge
PARAMETER INSTANCE = plbv46_plbv46_bridge_0
PARAMETER HW_VER = 1.03.a
PARAMETER C_BRIDGE_BASEADDR = 0x86200000
PARAMETER C_BRIDGE_HIGHADDR = 0x8620ffff
PARAMETER C_NUM_ADDR_RNG = 1
PARAMETER C_RNG0_BASEADDR = 0x83800000
PARAMETER C_RNG0_HIGHADDR = 0x8380ffff
PARAMETER C_BUS_CLOCK_RATIO = 2
BUS_INTERFACE MPLB = plb_v46_0
BUS_INTERFACE SPLB = mb_plb
END

PLB バスの速度が 106MHz を超える場合、PLB-to-PLB バスのバスクロック比は 4 に設定することができ、2 つ目の PLB バスの速度は 1:4 の比率に調節されます。

このアンサーレコードはお役に立ちましたか?

AR# 38817
日付	12/02/2010
ステータス	アクティブ
種類	既知の問題
デバイス	Virtex-6 CXT Virtex-6 HXT Virtex-6 LX More Virtex-6 LXT Virtex-6 SXT Virtex-5 FXT Virtex-5 LX Virtex-5 LXT Virtex-5 SXT Virtex-5 TXT Virtex-5Q Virtex-5QV Less
ツール	EDK - 12.1 EDK - 12.2 EDK - 12.3
IP	XPS SYSMON Analog Digital Converter (ADC) AXI System Monitor

このページをブックマークに追加

開発者リソース

AR# 38817

12.4 EDK、XPS_SYSMON_ADC - PLB_CLK > 80 MHz の場合 SYSMON コンポーネント スイッチ エラーが原因でタイミングが満たされない

説明

ソリューション

12.4 EDK、XPS_SYSMON_ADC - PLB_CLK > 80 MHz の場合 SYSMON コンポーネントスイッチエラーが原因でタイミングが満たされない