UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

このページをブックマークに追加

AR# 38850

SPI-3 Link Layer v7.2 - Spartan-6 および Virtex-6 で rdat と rx_data のデータが一致しない

説明

SPI-3 Link Layer v7.2 コアまたはそれ以前のバージョンを使用して Spartan-6 または Virtex-6 FPGA をターゲットにしている場合、rx データ パスに破損が見られ、rx_data 出力が間違っています。

ソリューション

この問題は、このコアの v7.2 rev1 で修正されています。 このパッチは、(ザイリンクス アンサー 35141) からダウンロードできます。
AR# 38850
日付 05/23/2014
ステータス アーカイブ
種類 一般
デバイス
  • Virtex-6 LX
  • Virtex-6 LXT
  • Virtex-6 SXT
  • More
  • Spartan-6 LX
  • Spartan-6 LXT
  • Less
ツール
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • ISE Design Suite - 12.3
IP
  • SPI-3 Link Layer Interface, Multi-channel