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AR# 38896

パーシャル リコンフィギュレーション用 PlanAhead - 間違った PRCC #1 DRC エラーが表示される

説明

Virtex-5 または Virtex-6 デバイスをターゲットにしたパーシャル リコンフィギュレーション デザインを実行していると、次のような DRC エラーが発生します。

PRCC #1 Reconfigurable module Inst_lots_o_flops has 12 clocks. Only 8 clocks are supported for the module. You need to floorplan so that the module has at most 8 clocks. Here is the list of global clocks inside the module: clk_buf_generate[0].BUFG_inst, clk_buf_generate[4].BUFG_inst, clk_buf_generate[5].BUFG_inst, clk_buf_generate[9].BUFG_inst, clk_buf_generate[10].BUFG_inst, clk_buf_generate[8].BUFG_inst, clk_buf_generate[11].BUFG_inst, clk_buf_generate[6].BUFG_inst, clk_buf_generate[7].BUFG_inst, clk_buf_generate[2].BUFG_inst, clk_buf_generate[1].BUFG_inst, clk_buf_generate[3].BUFG_inst.

Virtex-5 および Virtex-6 FPGA には領域ごとにそれぞれ 10 および 12 のクロック スパインがあるので、このメッセージは間違っているようです。無視しても問題はありませんか。

ソリューション

デザインに RP を駆動しているのと同じ数のクロック スパインが領域にあれば、このエラーは無視しても問題はありません。

この問題は、今後の PlanAhead リリースで修正される予定です。
AR# 38896
作成日 11/03/2010
最終更新日 12/08/2011
ステータス アクティブ
タイプ ??????
ツール
  • PlanAhead - 12.1
  • PlanAhead - 12.2
  • PlanAhead - 12.3