AR# 39071

12.3 EDK - EDK AXI デザインでのタイミングを満たす方法

説明

EDK AXI デザインでタイミングを満たすことができません。どうすればよいでしょうか。

ソリューション

- AXI デザインの場合、AXI マスターと AXI スレーブの間のタイミングが満たされていない場合、この 2 つのインターフェイス間のレジスタ スライスをイネーブルにすることが重要です。これらは、タイミングの観点から AXI インターコネクトからマスターを隔離させるのに役立つオプションのパイプライン レジスタです。
レジスタ スライスをイネーブルにするには、各 AXI インターコネクトのコンフィギュレーション GUI を開き、[Master/Slave Specific Settings] → [Register Slices] を次のように選択します。各 AXI チャネルに対し (書き込みアドレス、読み出しアドレス、読み出しデータ、書き込みデータ、書き込み応答)、レジスタ スライスのみでタイミングを満たすことができるかどうかを確認するため、すべてのチャネルのマスターおよびスレーブすべてに対し FULLY_REGISTERED を選択します。



レジスタ スライスはレイテンシを増加させるので、タイミングを満たすことできると確認した後に、どの設定が実際に必要なのかを確認する必要があります。個々のレジスタ スライスをイネーブルまたはディスエーブルにして試すことで、通常は確認できます。
- ソフトウェア ツールおよび IP をアップグレードしてください。EDK 12.4 および 13.1 ではいくつかのタイミングおよびデバイス使用率に関する改善が予定されています。
- AXI インターコネクト クロッキングを最適化します。AXI インターコネクトではクロック ドメインをまたぐことができます。スピードの遅いインターコネクトおよび MicroBlaze データ ぺリフェラル (DP) AXI ポートに接続されている遅いペリフェラル クロックの実行を考慮してください。
- 可能であれば、低スループットが許容できるシステムの IP コアで AXI4-Lite を使用します。
AR# 39071
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール