2. サポート
  3. AR# 3923: Aldec Active-VHDL: Key inactivates Foundation install (puts into evaluation mode)
  4. AR# 39238: 12.x/13.1 Chipscope ILA - Timing error found in Unconstrained Path report in Chipscope core

AR# 39238

|

12.x/13.1 Chipscope ILA - Chipscope コアの制約の着いていないパスのレポートにタイミング エラー

説明

Chipscope を含むデザインで制約の付いていないパス解析を実行すると、セットアップ/ホールド エラーが Chipscope コア内にいくつか見られます。これらのタイミング エラーは無視できますか。

以下はエラー メッセージの抜粋です。

-------------------------------------------------------------

-------------------------------------------------------------

Delay: 9.370ns (data path)
Source: icon_?inst0/?U0/?U_?ICON/?U_?CMD/?G_?TARGET[12].I_?NE0.U_?TARGET (FF)
Destination: ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?STAT/?U_?DIRTY_?LDC (LATCH)
Data Path Delay: 9.370ns (Levels of Logic = 2)
Source Clock: cs_?control0[0] rising at 0.000ns

Maximum Data Path at Slow Process Corner: icon_?inst0/?U0/?U_?ICON/?U_?CMD/?G_?TARGET[12].I_?NE0.U_?TARGET to ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?STAT/?U_?DIRTY_?LDC
Location Delay type Delay(ns) Physical Resource
Logical Resource(s)
------------------------------------------------- -------------------
SLICE_?X37Y102.AQ Tcko 0.548 icon_?inst0/?U0/?U_?ICON/?iCORE_?ID(3)
icon_?inst0/?U0/?U_?ICON/?U_?CMD/?G_?TARGET[12].I_?NE0.U_?TARGET
SLICE_?X37Y102.A3 net (fanout=5) 1.673 icon_?inst0/?U0/?U_?ICON/?iCORE_?ID(0)
SLICE_?X37Y102.A Tilo 0.341 icon_?inst0/?U0/?U_?ICON/?iCORE_?ID(3)
icon_?inst0/?U0/?U_?ICON/?U_?CMD/?U_?CORE_?ID_?SEL/?I4.FI[1].U_?LUT
SLICE_?X11Y93.A2 net (fanout=10) 4.326 icon_?inst0/?U0/?U_?ICON/?iCORE_?ID_?SEL(1)
SLICE_?X11Y93.A Tilo 0.341 ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?RST/?U_?HALT_?XFER/?din_?latched
icon_?inst0/?U0/?U_?ICON/?U_?CTRL_?OUT/?F_?NCP[1].F_?CMD[9].U_?LCE
SLICE_?X1Y101.CLK net (fanout=4) 2.141 cs_?control1[13]
------------------------------------------------- ---------------------------
Total 9.370ns (1.230ns logic,? 8.140ns route)
(13.1% logic,? 86.9% route)

Slack (hold path): -1.695ns (requirement - (clock path skew + uncertainty - data path))
Source: ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?RST/?U_?ARM_?XFER/?U_?GEN_?DELAY[3].U_?FD (FF)
Destination: ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?STAT/?U_?DIRTY_?LDC (LATCH)
Requirement: 0.000ns
Data Path Delay: 2.356ns (Levels of Logic = 0)
Positive Clock Path Skew: 3.715ns (9.370 - 5.655)
Source Clock: core_?clk rising at 0.000ns
Destination Clock: cs_?control1[13] falling
Clock Uncertainty: 0.336ns



Clock Uncertainty: 0.336ns ((TSJ^2 + DJ^2)^1/?2) /? 2 + PE
Total System Jitter (TSJ): 0.070ns
Discrete Jitter (DJ): 0.250ns
Phase Error (PE): 0.206ns

Minimum Data Path at Slow Process Corner: ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?RST/?U_?ARM_?XFER/?U_?GEN_?DELAY[3].U_?FD to ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?STAT/?U_?DIRTY_?LDC
Location Delay type Delay(ns) Physical Resource
Logical Resource(s)
------------------------------------------------- -------------------
SLICE_?X12Y102.AQ Tcko 0.521 ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?iARM
ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?RST/?U_?ARM_?XFER/?U_?GEN_?DELAY[3].U_?FD
SLICE_?X1Y101.SR net (fanout=10) 1.486 ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?iARM
SLICE_?X1Y101.CLK Tremck (-Th) -0.349 ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?STAT/?DIRTY_?SEL
ila_?core_?clk_?inst0/?U0/?I_?NO_?D.U_?ILA/?U_?STAT/?U_?DIRTY_?LDC
------------------------------------------------- ---------------------------
Total 2.356ns (0.870ns logic,? 1.486ns route)
(36.9% logic,? 63.1% route)

ソリューション

これと似たようなパスの場合、無視しても問題がないはずです。JTAG クロック ドメインからの ARM および HALT パルスをユーザー クロック ドメインに送信するブロックが ChipScope コアの中にあります。解析対象にならないように ChipScope コアで TIG がこのパスに適用されるべきなのですがされていません。これらの制約は ChipScope 13.2 で ILA コアに追加される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35269 12.x ChipScope Pro - 既知の問題 N/A N/A
AR# 39238
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール
IP
People Also Viewed