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AR# 39459

12.4 EDK - 100 MHz で SP605 ボードを使用すると Base System Builder デザインでタイミング エラーが発生する

説明

100 MHz のイーサネット コアを使用した AXI システム デザインで、タイミング エラーが発生します。100 MHz クロック周波数を保持する方法はありますか。

ソリューション

UCF ファイルで次の 2 行をコメント アウトします。


# Data path timing depends on the destination clock period
TIMESPEC "TS_axistreamclks_2_axi4liteclks" = FROM axistream_clk TO axi4lite_clk 20000 ps DATAPATHONLY; #assumes axi4lite_clk <= 50 MHz
TIMESPEC "TS_axi4liteclks_2_axistreamclks" = FROM axi4lite_clk TO axistream_clk 6667 ps DATAPATHONLY; #assumes axistream_clk <= 150 MHz

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34609 EDK 12.x - アンサーのリスト N/A N/A
AR# 39459
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール
IP
Boards & Kits
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