AR# 39493

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LogiCORE IP RXAUI - GTX トランシーバーの Delay Aligner のエラッタおよび回避策

説明

Virtex-6 デバイスを使用している場合、(ザイリンクス アンサー 39430) に説明されている Virtex-6 GTX Delay Aligner のエラッタ項目が RXAUI v1.2 またはそれ以前のバージョンに影響します。詳細は、エラッタ EN142 およびザイリンクス変更通知 XCN11009 を参照してください。

Virtex-6 デバイスの RXAUI IP コアを使用しているデザインは、TX レーン間のスキューを最小限に抑えるため TX バッファーをバイパスし、また次の回避策をインプリメントする必要があります。RX 側には変更は不要なので、RX バッファーはバイパスしません。

MMCM のロック損失やリンク アップの問題が見られるとこの問題が発生している可能性があります。

ISE 13.1 でリリース予定の RXAUI v2.1 コアにはこの修正が含まれています。

次の 4 つの手順に従うと、この問題を回避できます。

ソリューション


手順 1

RXAUI v1.2 およびそれ以前のバージョンで、Delay Aligner をディスエーブルにするよう GTX 属性を変更する必要があります。この問題を修正するには <rxaui_core_name>/example_design/gtx_wrapper.v[hd] ファイルを変更します。POWER_SAVE[5:4] を変更して、その他すべてのビットはそのままにしておきます。

Verilog での変更 :
.POWER_SAVE(10'bxxxx10xxxx),

次のように変更します。

.POWER_SAVE(10'bxxxx11xxxx),

VHDL での変更 :
POWER_SAVE => "xxxx10xxxx",

次のように変更します。

POWER_SAVE => "xxxx11xxxx",

手順 2

POWER_SAVE 属性を変更すると、ISE ソフトウェア 12.4、12.3、および 12.2 でエラーが発生します。 この問題の回避方法は、(ザイリンクス アンサー 39434) を参照してください。


手順 3

RXAUI v1.2 およびそれ以前のバージョンでは、MMCM で内部フィードバック ループが使用されています。BUFG を MMCM フィードバック パスに追加する必要があります。

<core_name>_example_design.v での Verilog での変更 :
a) BUFG の出力にワイヤを追加します。
wire clkfb_bufgout;
b) フィードバック クロックに BUFG のインスタンシエーションを追加します。
BUFG clkfb_bufg_i (
.I(clkfb),
.O(clkfb_bufgout));
c) MMCM インスタンシエーションで CLKFBIN を BUFG の出力で駆動するように変更します。
.CLKFBIN(clkfb_bufgout),

<core_name>_example_design.vhd での VHDL での変更 :


a)BUFG の出力に新しい信号名宣言を追加します。
signal clkfb_bufgout : std_logic;
b) フィードバック クロックに BUFG を追加します。
clkfb_bufg_i : BUFG
port map (
I => clkfb,
O => clkfb_bufgout);
c) MMCM インスタンシエーションで CLKFBIN を BUFG の出力で駆動するように変更します。
CLKFBIN => clkfb_bufgout,

手順 4

Delay Aligner の問題を修正する必要があるのは、GTX TXOUTCLK で MMCM をパス上の BUFG を使用せずに直接駆動する必要があるという点が挙げられます。デフォルトでは、ラッパーの TXOUTCLK が BUFG を介さずに直接 MMCM を駆動しています。必要なのは POWER_SAVE 属性を変更することだけです。ただし、MMCM は MGT と同じ領域に制限されているので、MMCM をその領域から移動するために BUFG を追加しないでください。各 GTX 区画はクロック領域全体にまたがっていて、クロック領域ごとに使用可能な MMCM は 2 つなので、使用する MMCM はその領域内のロケーションに制約しておく必要があります。制約を付けていない場合は BUFG が自動的に挿入されます。これらのロケーションを決定するには『Virtex-6 Package and Pinout Guide』 (UG365) を参考にしてください。http://japan.xilinx.com/support/documentation/user_guides/ug365.pdf

MMCM を MGT のある領域から移動させるためにこのパスに BUFG を追加してラッパーを変更した場合は、追加した BUFG を削除し、MMCM を TXOUTCLK を供給する MGT と同じ領域に配置する必要があります。

改訂履歴 :
2011 年 1 月 24 日 - 手順 3 の追加 - MMCM フィードバック クロック パスに BUFG を追加する必要について

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35243 LogiCORE IP RXAUI v1.2 - 12.1 ISE でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
39430 Virtex-6 GTX トランシーバー - Delay Aligner のエラッタおよび回避策 N/A N/A
AR# 39493
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
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