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AR# 39548

Spartan-6 FPGA Integrated Block for PCI Express - VHDL ラッパーを使用すると再生タイムアウトのタイミングが早すぎる

説明


問題のあったバージョン : 1.1; v2.1
修正されたバージョンやその他の既知の問題は、(ザイリンクス アンサー 45702) を参照してください。

VHDL をターゲットにしていると、再生タイマーが早く切れてしまい、リンクに問題が発生します。

ソリューション


Spartan-6 FPGA Integrated Block で VHDL を使用すると、再生タイムアウト値がラッパーで提供されているサンプル ファイルで間違って設定されているので、タイマーのカウントダウンが予期値よりも早く実行されます。

この問題を修正するには、生成されたコアの example_design ディレクトリにある xilinx_pcie_1_1_ep_s6.vhd ファイルを次のように修正します。

変更前 :

LL_REPLAY_TIMEOUT : bit_vector := x"0204";
LL_REPLAY_TIMEOUT_EN : boolean := FALSE;

変更後 :

LL_REPLAY_TIMEOUT : bit_vector := x"0000";
LL_REPLAY_TIMEOUT_EN : boolean := FALSE;


改訂履歴
2012/01/18 - アンサー 45723 に修正バージョン情報を追加 45072
2010/12/24 - 初版



注記 : 「問題のあったバージョン」には問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。
AR# 39548
日付 01/06/2012
ステータス アクティブ
種類 ??????
デバイス
IP
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