AR# 39656

Viretx-6 FPGA Integrated Block for PCI Express - クロック ネット TxOutClk_bufg に制約が設定されていない

説明

問題のあるバージョン : v2.2
修正されたバージョンやその他の既知の問題は、(ザイリンクス アンサー 45723) を参照してください。

Virtex-6 FPGA Integrated Block Wrapper for PCI Express の制約の付いていないパスの解析で、クロック inst_pci/core_i/TxOutClk_bufg には制約が設定されていないと表示されます。

ソリューション

これは GTP からの周期制約が GTP TXOUCLK へ ISE により正しく渡されていないために発生する問題で、コアのすべてのバージョンに影響します。

この問題を修正するには、UCF ファイルに次の制約を追加します。

NET "core_i/TxOutClk_bufg" TNM_NET = "TXOUTCLKBUFG";
TIMESPEC "TS_TXOUTCLKBUFG" = PERIOD "TXOUTCLKBUFG" [100 125 250]MHz HIGH 50 %

ラッパーのカスタマイズ プロセスで選択した入力基準クロックに一致する周波数を使用します。

UCF ファイルでは MMCM の出力は既に該当周波数に制約されています。

改訂履歴
2012/01/18 - アンサー 45723 に修正バージョン情報を追加
2010/12/15 - 初版

注記 : 「問題のあるバージョン」は、問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45723 Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

AR# 39656
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
IP